JPS6355264B2 - - Google Patents
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- JPS6355264B2 JPS6355264B2 JP55161994A JP16199480A JPS6355264B2 JP S6355264 B2 JPS6355264 B2 JP S6355264B2 JP 55161994 A JP55161994 A JP 55161994A JP 16199480 A JP16199480 A JP 16199480A JP S6355264 B2 JPS6355264 B2 JP S6355264B2
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/0078—Avoidance of errors by organising the transmitted data in a format specifically designed to deal with errors, e.g. location
- H04L1/0083—Formatting with frames or packets; Protocol or part of protocol for error control
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Small-Scale Networks (AREA)
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
本発明は、端末装置と端末制御装置との間に介
挿されるデータ中継装置に関し、特にハイレベ
ル・データリング制御（HDLC）手順によるビツ
ト同期信号を中継するためのデータ中継装置に関
する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a data relay device inserted between a terminal device and a terminal control device, and particularly to a data relay device for relaying a bit synchronization signal using a high-level data ring control (HDLC) procedure. This invention relates to a relay device.
複数の端末装置を通信回線を経由して端末制御
装置に接続する場合、第１図に示すように端末制
御装置１にモデム２、通信回線５を経由して端末
装置３をマルチブランチ接続することがおこなわ
れている。この場合、次のような問題がある。ま
ず、端末装置１台につき１台のモデムが必要であ
るため、端末装置台数が多くなると、モデムの台
数増加によりシステム・コストが上昇してしま
う。また、各端末装置が交互にモデムのキヤリア
出力制御をおこなうため、伝送上のオーバヘツド
が大きい。 When connecting multiple terminal devices to a terminal control device via a communication line, as shown in FIG. is being carried out. In this case, there are the following problems. First, since one modem is required for each terminal device, as the number of terminal devices increases, the system cost increases due to the increase in the number of modems. Furthermore, since each terminal device alternately controls the carrier output of the modem, transmission overhead is large.
このような問題を解決するために、第２図に示
すようにデータ中継装置４を介在させることがあ
る。データ中継装置４は、端末装置３から受信し
たデータのビツト速度とモデムの同期信号のビツ
ト速度の偏差によるデータ誤りを防止しなければ
ならない。従来のデータ中継装置４は、この目的
を次の２つの方式のいずれかによつて達成してい
る。 In order to solve such problems, a data relay device 4 may be interposed as shown in FIG. 2. The data relay device 4 must prevent data errors due to deviations between the bit rate of data received from the terminal device 3 and the bit rate of the synchronization signal of the modem. The conventional data relay device 4 achieves this objective by one of the following two methods.
１つは、モデム２の同期信号を端末装置３に供
給することにより、端末装置３からモデム同期信
号に同期させてデータを検出させる方式である。
この方式は、データ中継装置と端末装置３との間
に、データ用のケーブルとは別にモデムの同期ク
ロツクを送るためのケーブルが必要となり、端末
装置台数の増加に伴つて、ケーブルやデータ送受
信回路のコストが上昇するという欠点がある。 One is a method in which a synchronization signal from the modem 2 is supplied to the terminal device 3, and data is detected from the terminal device 3 in synchronization with the modem synchronization signal.
This method requires a cable for transmitting the modem's synchronized clock in addition to the data cable between the data relay device and the terminal device 3, and as the number of terminal devices increases, the cable and data transmitting/receiving circuit The disadvantage is that the cost increases.
もう１つは、データ中継装置４に直並例変換
部、メモリおよびプロセツサを備え、端末装置３
から受信したシリアルデータを直並列変換部によ
りパラレルデータに変換してメモリに一旦貯え、
このデータをモデム２の同期信号に同期して端末
制御装置１に伝送する方式である。この方式は、
直並列変換のためにデータの遅延が大きくなり、
また装置コストも上昇するという欠点がある。 The other is that the data relay device 4 is equipped with a direct-to-parallel converter, a memory, and a processor, and the terminal device 3
The serial data received from the converter is converted into parallel data by the serial/parallel converter and temporarily stored in the memory.
This data is transmitted to the terminal control device 1 in synchronization with the synchronization signal of the modem 2. This method is
Data delay increases due to serial/parallel conversion,
Another disadvantage is that the cost of the device also increases.
したがつて本発明の目的は、叙上の如き従来の
データ中継装置の欠点を解消した、HDLC手順に
よるビツト同期信号を中継するための装置を提供
することにある。 SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a device for relaying bit synchronization signals using the HDLC procedure, which eliminates the drawbacks of the conventional data relay device as described above.
本発明によるデータ中継装置は、端末装置より
受信するデータから抽出した同期信号に同期して
受信データをシリアルデータのままビツトバツフ
アに取り込み、モデムの同期信号に同期してビツ
トバツフア内のデータをシリアルに出力するが、
この抽出同期信号とモデム同期信号の周波数偏差
を吸収するために、次の操作をビツトバツフアに
対して実行する。すなわち、受信データから抽出
した同期信号がモデム同期信号より周波数が高い
場合、端末装置からアボートシーケンス
（11111111）2が出されたときにビツトバツフアの
入力を一時禁止する。そして、ビツトバツフアに
貯えられているデータのビツト数が所定数まで減
つた時点から、ビツトバツフアへのデータ入力を
再開する。逆に、抽出同期信号がモデム同期信号
より周波数が低い場合、端末装置からフラグシー
ケンス（01111110）2が送出された直後に、擬似の
フラグシーケンスをビツトバツフアに入力する。 The data relay device according to the present invention captures received data as serial data into a bit buffer in synchronization with a synchronization signal extracted from data received from a terminal device, and serially outputs the data in the bit buffer in synchronization with a modem synchronization signal. But,
In order to absorb the frequency deviation between the extracted synchronization signal and the modem synchronization signal, the following operation is performed on the bit buffer. That is, if the synchronization signal extracted from the received data has a higher frequency than the modem synchronization signal, bit buffer input is temporarily prohibited when the abort sequence (11111111) 2 is issued from the terminal device. Then, when the number of bits of data stored in the bit buffer is reduced to a predetermined number, data input to the bit buffer is resumed. Conversely, if the extracted synchronization signal has a lower frequency than the modem synchronization signal, a pseudo flag sequence is input to the bit buffer immediately after the flag sequence (01111110) 2 is sent from the terminal device.
第３図によつて、本発明の一実施例を説明す
る。同図において、４′は本発明によるデータ中
継装置であり、それ以外は第２図と同様である。 An embodiment of the present invention will be explained with reference to FIG. In the figure, 4' is a data relay device according to the present invention, and the rest is the same as in FIG. 2.
本実施例のデータ中継装置４′においては、端
末装置３から受信したデータを受信回路４０、
OR回路４１を経て、受信信号４０１として取り
だす。なお、同時に２台以上の端末装置からデー
タが送信されることはないものとする。 In the data relay device 4' of this embodiment, the data received from the terminal device 3 is transmitted to the receiving circuit 40,
It passes through an OR circuit 41 and is taken out as a received signal 401. Note that data is not transmitted from two or more terminal devices at the same time.
受信信号４０１はフラグ検出部４２、アボート
検出部４３、同期信号抽出部４４、およびビツト
バツフア部４８に供給される。フラグ検出部４２
およびアボート検出部４３では、それぞれ、フラ
グシーケンス（01111110）2とアボートシーケンス
（11111111）2の監視をおこない、結果を制御部４
６に報告する。同期信号抽出部４４は、受信信号
４０１のデータ変化点を検出することにより、受
信信号４０１の１ビツト間隔を抽出し、受信デー
タ同期信号４０２を出力する。受信信号４０１
は、受信データ同期信号４０２に同期して１ビツ
ト受信されるたびにビツトバツフア部４８に貯え
られる。ビツトバツフア部４８は入力データをあ
らかじめ初期設定されたビツト数だけ貯えた後
（遅延した後）、モデム同期信号４０３に同期して
データを送信信号４０４として送信回路４９に出
力する。位相比較部４５は、受信データ同期信号
４０２とモデム同期信号４０３の位相を比較して
両者の周波数偏差を検出しており、その結果が制
御部４６に与えられる。 The received signal 401 is supplied to a flag detection section 42, an abort detection section 43, a synchronization signal extraction section 44, and a bit buffer section 48. Flag detection section 42
The abort detection unit 43 and the abort detection unit 43 respectively monitor the flag sequence (01111110) 2 and the abort sequence (11111111) 2 , and send the results to the control unit 4.
Report on 6th. The synchronization signal extraction section 44 extracts a 1-bit interval of the received signal 401 by detecting a data change point of the received signal 401, and outputs a received data synchronization signal 402. Received signal 401
is stored in the bit buffer unit 48 every time one bit is received in synchronization with the received data synchronization signal 402. After the bit buffer section 48 stores the input data by a preset number of bits (after being delayed), it outputs the data as a transmission signal 404 to the transmission circuit 49 in synchronization with the modem synchronization signal 403. The phase comparison section 45 compares the phases of the received data synchronization signal 402 and the modem synchronization signal 403 to detect a frequency deviation between the two, and the result is given to the control section 46 .
制御部４６は、位相比較部４５の出力に応じて
次のような制御を行なう。 The control section 46 performs the following control according to the output of the phase comparison section 45.
まず、受信データ同期信号４０２がモデム同期
信号４０３より周波数が高い場合、この周波数の
差、つまりビツトバツフア部４８のデータの入力
速度と出力速度の差に応じたビツト数だけ初期設
定値（No）より多いビツト数分のデータがビツ
トバツフア部４８に貯えられることになる。そこ
で、制御部４６は、アボート検出部４３でアボー
トシーケンスの検出信号が出た時点から、ビツト
バツフア部４８へのデータ入力を一時的に禁止す
る。ビツトバツフア部４８からデータが出力さ
れ、貯えられているデータのビツト数が初期設定
値まで減少すると、制御部４６はビツトバツフア
部４８の入力の抑止を解く。 First, when the received data synchronization signal 402 has a higher frequency than the modem synchronization signal 403, the initial setting value (No) is increased by the number of bits corresponding to this frequency difference, that is, the difference between the data input speed and output speed of the bit buffer section 48. Data corresponding to a large number of bits will be stored in the bit buffer section 48. Therefore, the control section 46 temporarily prohibits data input to the bit buffer section 48 from the time when the abort detection section 43 outputs an abort sequence detection signal. When data is output from the bit buffer section 48 and the number of bits of the stored data decreases to the initial setting value, the control section 46 releases the inhibition of input to the bit buffer section 48.
かかる場合における受信信号４０１と送信信号
４０４との時間的関係を第４図ａに示す。 The temporal relationship between the received signal 401 and the transmitted signal 404 in such a case is shown in FIG. 4a.
次に、受信データ同期信号４０２がモデム同期
信号４０３より周波数が低い場合、ビツトバツフ
ア部４８内のデータのビツト数は、初期設定値よ
り周波数偏差に応じた分だけ少なくなる。この場
合、制御部４６は、フラグ検出部４２からフラグ
シーケンスの検出信号が出た直後にフラグ挿入部
４７を作動させ、擬似のフラグシーケンスをビツ
トバツフア部４８に入力させる。つまり、受信し
たフラグシーケンスの後に擬似のフラグシーケン
スを挿入することにより、ビツトバツフア部４８
内のデータのビツト数を増加させる。なお、
HDLC手順では、フラグシーケンスを複数個連続
させても、フラグシーケンス間のフレーム部の伝
送には影響を与えないので、問題はない。 Next, when the received data synchronization signal 402 has a lower frequency than the modem synchronization signal 403, the number of bits of data in the bit buffer section 48 becomes smaller than the initial setting value by an amount corresponding to the frequency deviation. In this case, the control section 46 operates the flag insertion section 47 immediately after the flag sequence detection signal is output from the flag detection section 42, and inputs the pseudo flag sequence to the bit buffer section 48. In other words, by inserting a pseudo flag sequence after the received flag sequence, the bit buffer unit 48
Increase the number of bits of data within. In addition,
In the HDLC procedure, even if a plurality of flag sequences are consecutive, there is no problem because it does not affect the transmission of frame parts between flag sequences.
この場合における受信信号４０１と送信信号の
時間的関係を第４図ｂに示す。 The temporal relationship between the received signal 401 and the transmitted signal in this case is shown in FIG. 4b.
本発明のデータ中継装置は以上に説明した如く
であり、モデム同期信号を端末装置に供給しない
ため、ケーブルやデータ送信回路を減らすことが
でき、またシリアルデータの直並列変換を行なわ
ないため、そのための回路も不要になり、装置コ
ストを引き下げることができ、またシリアルデー
タを並列化してメモリに一旦貯えるという操作を
行なわないため、データの中継遅延を減らすこと
ができるなど、多くの利点を有する。 The data relay device of the present invention is as described above, and since it does not supply a modem synchronization signal to the terminal device, the number of cables and data transmission circuits can be reduced, and since it does not perform serial-to-parallel conversion of serial data, It has many advantages, such as eliminating the need for additional circuits, reducing device costs, and reducing data relay delays because serial data is not parallelized and temporarily stored in memory.
第１図はマルチブランチ接続のシステムの構成
図、第２図はデータ中継装置を用いたシステムの
構成図、第３図は本発明によるデータ中継装置の
一実施例の要部を示すブロツク図、第４図ａおよ
びｂは同上実施例の作用を説明するタイミング図
である。
１…端末制御装置、２…モデム、３…端末装
置、４′…データ中継装置、５…通信回線、４０
…受信回路、４１…OR回路、４２…フラグ検出
部、４３…アボート検出部、４４…同期信号抽出
部、４５…位相比較部、４６…制御部、４７…フ
ラグ挿入部、４８…ビツトバツフア部、４９…送
信回路。
FIG. 1 is a block diagram of a multi-branch connection system, FIG. 2 is a block diagram of a system using a data relay device, and FIG. 3 is a block diagram showing essential parts of an embodiment of a data relay device according to the present invention. FIGS. 4a and 4b are timing diagrams illustrating the operation of the above embodiment. 1... terminal control device, 2... modem, 3... terminal device, 4'... data relay device, 5... communication line, 40
. . . Receiving circuit, 41 . 49...Transmission circuit.
Claims (1)
接続され、端末制御装置とは遠距離用インタフエ
ースおよびモデムにより接続され、端末装置と端
末制御装置との間のハイレベル・データリンク制
御（HDLC）手順によるビツト同期信号を中継す
るデータ中継装置であつて、端末装置からの受信
データより同期信号を抽出してモデムの同期信号
との周波数偏差を検出する第１の手段と、端末装
置からの受信データを該抽出同期信号に同期して
ビツトシリアルに取込み貯え、このデータをモデ
ム同期信号に同期してビツトシリアルに出力する
第２の手段と、該抽出同期信号がモデム同期信号
より周波数が高いと該第１手段で検出された場合
は、端末装置からアボートシーケンスを受信した
ときに該第２手段へのデータ入力を一時的に禁止
し、また該抽出同期信号がモデム同期信号より周
波数が低いと該第１手段で検出された場合は、端
末装置からフラグシーケンスを受信した直後に擬
似のフラグシーケンスを該第２手段に入力する第
３の手段とを具備することを特徴とするデータ中
継装置。1 The terminal device is connected by a short-distance interface, and the terminal control device is connected by a long-distance interface and modem, and high-level data link control (HDLC) procedures are performed between the terminal device and the terminal control device. A data relay device for relaying a bit synchronization signal according to a second means for capturing and storing the data in bit serial format in synchronization with the extracted synchronization signal, and outputting this data in bit serial format in synchronization with the modem synchronization signal; If detected by the first means, data input to the second means is temporarily prohibited when an abort sequence is received from the terminal device, and if the frequency of the extracted synchronization signal is lower than the modem synchronization signal, the data input to the second means is temporarily prohibited. and third means for inputting a pseudo flag sequence to the second means immediately after receiving the flag sequence from the terminal device when the first means detects the flag sequence.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55161994A JPS5787254A (en) | 1980-11-19 | 1980-11-19 | Data repeating installation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55161994A JPS5787254A (en) | 1980-11-19 | 1980-11-19 | Data repeating installation |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5787254A JPS5787254A (en) | 1982-05-31 |
| JPS6355264B2 true JPS6355264B2 (en) | 1988-11-01 |
Family
ID=15746008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55161994A Granted JPS5787254A (en) | 1980-11-19 | 1980-11-19 | Data repeating installation |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5787254A (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59104845A (en) * | 1982-12-08 | 1984-06-16 | Sumitomo Electric Ind Ltd | Data transmitter |
| JPS62234437A (en) * | 1986-04-04 | 1987-10-14 | Nec Corp | Data communication synchronizing device |
-
1980
- 1980-11-19 JP JP55161994A patent/JPS5787254A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5787254A (en) | 1982-05-31 |
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