JPS6354741A

JPS6354741A - 半導体集積装置の製造方法

Info

Publication number: JPS6354741A
Application number: JP19720886A
Authority: JP
Inventors: Baarushiyoni Ishitobuan; イシトヴァン・バールショニ; Junichi Nishizawa; 潤一西澤
Original assignee: ISHIDOBUAN BAARUSHIYONI; Research Development Corp of Japan
Current assignee: ISHIDOBUAN BAARUSHIYONI; Japan Science and Technology Agency
Priority date: 1986-08-25
Filing date: 1986-08-25
Publication date: 1988-03-09
Also published as: JPH0344420B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野コ本発明は、エピタキシャルな埋込層（以下、　ＢＬとい
う）構造を有する半導体装置が複数配列されて成る半導
体集積装置の製造方法に係り、特に各半導体装置間を分
離するトレンチ（溝切り）分離と、ＢＬ接続部を形成す
るのに好適な集積半導体装置の製造方法に関する。

［従来の技術］最近のバイポーラ型のアナログおよびディジタル集積回
路は、集積縦形ＦＥＴ　（または５ＩＴ）構造と同様に
、　ＢＬ溝構造用いて製造される。そのＢＬ溝構造。

高低抗（Ｎ−またはＰ−）エピタキシャル層の下の（Ｐ
）基板内にマスクを用いてパターン化した（Ｎ＋）拡散
層として形成される。このようにして形成されたＢＬは
通常縦型トランジスタのコレクタ（またはドレイン）と
なるが、そこからエピタキシャル層を通して半導体装置
表面電唖に接続しなければならない。また、その半導体
装置が複数配列されている半導体集積装置の場合、各半
導体装置間を分前することも必要となる。

そこで従来は、第４図（ａ）の平面図および（ｂ）の側
断面図に示すように、Ｐ型シリコン基板１上にマスクを
用いて拡散によりコレクタ１３Ｌ２を形成する。

更に、その上にＮ−型エピタキシャル層３を成長させた
状態で、Ｐ型拡散を行なって半導体装置周囲を囲う分離
層４を形成する６その後、マスクを用いて、Ｐ型ベース
拡散によるベース領域５を形成し。

次いで、Ｎ１型拡散によりエミッタ領域６およびコレク
タ接続領域６ａを形成する。更にその後、酸化膜パター
ン７で被って電極を形成することにより、半導体装置を
完成させていた。

しかし、上記方法によると、コレクタＢＬ２とコレクタ
接続領域６８間にＮ−型エピタキシャル層３が介在する
結果、コレクタに高抵抗が接続された格好となり、使用
する回路構成によっては特性に悪影響を及ぼす不具合が
生じる。

このような不具合を除くには、第５図（ａ）の平面図お
よび（ｂ）の側断面図に示すように、半導体装置表面か
らコレクタＢＬ２に達するような深いＮ型拡散によって
、コレクタ接続領域８を形成すれば良いが、そうすると
、今度はコレクタ接続領域８の幅が大きくなり、Ｍｍ距
離を見込むと半導体装置の面積が増大する問題がある。

また、最近は第６図（ａ）の平面図、（ｂ）の側断面図
に示すように熱酸化による誘電体分離層９を設けて半導
体装置間の分離を行なう方法も行なわれているが、この
場合もコレクタ接続領域６ａとコレクタＢＬ２の間は抵
抗接続となる問題点がある。

更に、以上に述べたいずれの方法においても、コレクタ
ＢＬ２はマスクを用いて形成しなければならない上、コ
レクタ８Ｌ２．コレクタ接続領域１介離層の形成時に用
いるマスク合せに厳しい精度が要求され、製造作業が煩
雑となって製造コストが嵩む問題点があった。

［発明が解決しようとする問題点コ本発明は、上記の問題点を解決し、各半導体装置間のト
レンチ分離と、ＢＬ接続部の形成を装置面積のロスを最
少にして効率良く行なうことのできる半導体集積装置の
製造方法を提供することを目的とする。

［問題点を解決するための手段］このため本発明は、各半導体装置共通にＢＬを形成して
おき、異方性エツチングによりＢＬ接続用の溝とＢＬを
通過する深さのトレンチ分離用の溝を同時に切り、トレ
ンチ分離帯とＢＬ接続部を同時に形成するようにしたも
のである。

［作用コ同じマスクを用いた溝切りでトレンチ分離帯とＢＬ接続
部が同時に形成できることから、自己整合性が得られ、
作業の簡単化が実現できると共に、装置面積のロスを最
小に抑えて集積密度を高めることができる。

［実施例コ以下、本発明の一実施例による半導体集積装置の製造方
法の手順を第１図を参照して説明する。

（ａ）：Ｐ型Ｓｉ基板１１上にマスキング無しで全面に
ｓｂあるいはＡｓを用いて不純物拡散を行ないＢＬ１２
を形成する。

（ｂ）：　　続いて、その上に例えば１〜６μｍの範囲
でＮ−型エピタキシャル層１３を成長させる。

（Ｃ）：　　その上に溝切り用のマスクパターンを形成
させるため、先ず１例えば６〜１０に人の厚さで全面に
熱ＣＶＤ酸化膜層を形成する。次いで、この酸化膜層を
正ホトレジストの第１マスクを用いた反応性イオンエツ
チング（ＲＩＥ）により、全ての溝切り個所を同時に窓
開けしたマスキング層１４を形成する。このときのＲＩ
ＥにはＣＦ４＋Ｈ２プラズマを用いることができる。

（ｄ）：　　コレクタ接続用の窓部に第２のレジストマ
スクを用いて正ホトレジスト１５を形成し１例えばＣＣ
Ｌ　４　＋Ｎ　２の如き強力異方性エツチングプラズマ
を用いてエツチングを行ない、トレンチ分離帯の一部溝
切りを行なう。このときの正ホトレジスト１５の厚さは
Ｓｉ　−ＲＩＥに耐えられるだけの厚さに形成すること
は言う迄もない。

（ｅ）：　　正ホトレジスト１５を除去したのち、上述
同様にしてコレクタ接続用の小孔と、トレンチ分離帯の
最終深さまでの溝切りを同時に行なう。このとき、コレ
クタ接続用の小孔はＢＬ１２にほぼ接触させると共に１
分離帯の溝はＢＬ１２を切り通すようにしなければなら
ない。また１次の段階の過熱サイクルの間の再分布で、
すでに分離されているＢＬ上セグメント接続してしまわ
ないように溝切りを確実に行なう必要がある。

ここで、異方性エツチングにより形成される溝幅は、Ｂ
Ｌ１２とＮ−型エピタキシャル層１３を組み合せた厚さ
が１０μｍ以下ならば、２μｍの幅で充分である。この
場合、Ｓｉ　−ＲＩＥエツチング速度は溝幅によるもの
であり、溝幅を狭くするには被分離層を薄くすればよい
０例えば、エピタキシャル層が２〜３μｍの厚さの場合
は溝幅も１μｍにできる。

（ｆ）：　　次いで、溝を湿式化学洗浄したのち、熱酸
化により絶縁酸化膜１６を形成する。

（ｇ）：　　ウェファ全体を異方性ＳｉＯ２−ＲＩＥプ
ロセス（Ｃ）ｌ　４　＋Ｈ’２プラズマ使用）により溝
底部の酸化膜を除去する。その後、ノンドープポリシリ
コンＣＶＤ層１７で溝を充填する。この場合、層の厚さ
は溝幅の半分にして充填する０次いで、前記（ｄ）で使
用した第２のマスクを用いて負ホトレジスト１８を形成
し、コレクタ接続部に例えばＰやＡｓを用いた高イオン
注入によりドーピングを行ないドープドポリシリコン層
１７ａを形成する。

（ｈ）二　　回し第２のマスクを用いてコレクタ接続部
に正ホトレジスト１５を形成し、他を異方性Ｓｉ　−Ｒ
ＩＥ（例えばＣＣＩ　：　Ｆ　２プラズマ使用）により
除去するにれにより、図示の如くドープドポリシリコン
層１７ａの表面およびコレクタ接続部が残ると共に１分
離帯の溝にはノンドープポリシリコンが充填される。

（ｉ）：　　最後に表面被覆するための熱酸化を行ない
熱酸化膜１９を形成する。このとき、コレクタ接続溝充
填部に注入した不純物が８シ１２との間に存在するＮ−
型エピタキシャル層１３に拡散し、ドープドポリシリコ
ン１７ａとＢＬ１２との接続路が形成する。

第２図は以上の方法により形成された半導体集積装置の
平面概念図を示したものである。８Ｌ１２から装置表面
に導出する接続領域であるドープドポリシリコン層１７
ａは最小サイズに形成できる。同時に、各半導体装置間
を分離する分離帯であるノンドープポリシリコンＣＶＤ
層１７も最小溝幅で形成することができ、装置面積を減
少させることができる。

第３図は、上記方法を用いて形成される半導体集積装置
の具体例を示したもので、（ａ）はその平面図、（ｂ）
はその側断面図である。図中、第１図と同一符号は同一
部分を示し、更に、２０はＰ÷型ポリシリコン、２１は
Ｐ÷型拡散によるベース、２２は絶縁酸化膜、２３はＮ
＋型拡散によるエミッタ、２４はＮ１型ポリシリコン、
２５はＰ−型拡散によるベースである。

このように、従来の拡散コレクタの代りに、上述した方
法で溝を切りコレクタ接続部を形成することにより、最
小サイズでコレクタ接続を行なうことができ、しかも、
第４図〜第６図に示した従来例と比べて見て明らかなよ
うに、コレクタ接続部をベースならびにエミッタ領域に
かなり近付けることができ、この結果、装置表面積を２
０％も減少することができる。

尚、以上の実施例では半導体集積装置の全てがＢＬ溝構
造有する例について示したが、本発明は勿論ＢＬ構造を
有する半導体装置と８し構造を有さない半導体装置が組
み合された半導体集積装置にも適用可能であることは言
う迄もない。

［発明の効果］以上のように本発明によれば、トレンチ分離とＢＬ接続
が同じマスクを用いて同時に形成できることから自己整
合性が得られ、製造プロセスが極めて簡単になる。更に
は、装置面積のロスを最小に抑えて集積密度を高めるこ
とができるなどの優れた作用効果が得られる。

【図面の簡単な説明】

第１図（ａ）〜（ｉ）は本発明の一実施例に係る半導体
集積装置製造方法の手順説明図、第２図は第１図の方法
により形成された半導体集積装置の平面概念図、第３図
は本発明の方法により形成された半導体集積装置の具体
的説明図で、（ａ）はその平面説明図、（ｂ）はその側
断面図、第４〜第６図は従来の方法により形成された半
導体集積装置の説明図で、各図の（ａ）はその平面説明
図、同図の（ｂ）はその個所面図である。１１・・・Ｐ型Ｓｉ基板、１２・・・Ｂし、１３・・・
Ｎ−型エピタキシャル層、１４・・・マスキング層、１
５・・・正ホトレジスト、１６・・・絶縁酸化膜、１７
・・・ノンドープポリシリコンＣＶＤ層、１８・・・負
ホトレジスト、１９・・・熱酸化膜。第１図第１図第２図第３図（ａ）フ３（ｂ）第４図第５図

Claims

【特許請求の範囲】

（１）埋込層を有する半導体装置を含む半導体集積装置
の各半導体装置間を分離するトレンチ分離部と、埋込層
接続部とを形成する半導体集積装置の製造方法において
、埋込層が必要な各半導体装置部分には共通の埋込層を
予め形成しておき、異方性エッチングにより同一マスク
を用いて埋込層接続溝と前記共通の埋込層を切り通す深
さのトレンチ分離溝を同時に形成し、これらの溝に所定
材料の充填を行なって埋込層接続部とトレンチ分離部を
形成することを特徴とする半導体集積装置の製造方法。
（２）特許請求の範囲第１項記載において、形成した埋
込層接続溝とトレンチ分離溝とにノンドープポリシリコ
ンを充填したのち、その埋込層接続溝充填部にはイオン
注入による導電系路の選択ドーピングを行ない埋込層接
続部を形成することを特徴とする半導体集積装置の製造
方法。