JPS6353661A - キヤツシユ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はキャッシュ方式をとる電子計算機のキャッシュ
制御方式に係り、詳しくはキュッシュの置き換え制御方
式に関する。

〔従来の技術〕

電子計算機では、複雑な命令（例えば複合命令）とか、
使用頻度の少ないしかしソフ（・ウェア互換のためサポ
ートしなければならばい命令等を基本命令の組合せで実
現する特定ルーチン、又は、他の機種で持つ命令を自機
種で実現するために、同様に基本命令の組合せで実現す
るエミュレータ・ルーチンを使う場合がある。この場合
、従来は特定ルーチンやエミュレーション・ルーチン等
用にＣＰＵ内部に特別なメモリを持つ方法と、ルーチン
を主メモリに置き、それをＣＩ−）　ｕが持つキャッシ
ュにロートして用いる方法がある。本発明は特に後者の
方法にか＼わる。

〔発明が解決しようとする問題点〕

主メモリ上に特定ルーチン等を保持し、それをＣＰＵの
キャッシュにロードして用いる場合、特に複数プロセッ
サで該ルーチンを共用して使う場合は、主メモリ上での
競合を避けるため、各ＣＰＵ専有とした方が性能」二好
ましい場合がある。また、該ルーチンに複数のモードが
あり、そのうちの特定モードの実行性能を高める必要が
ある場合がある。または、複数のモードに何段階かの優
先順位を置きたい場合がある。

さらに、キャッシュを持つＣＰＵの主メモリ・アクセス
時間等を求めるような性能評価ジゴブでは、キャッシュ
同各ブロックのアクセスパターンを考え、その置き換え
アルゴリズムによる置き換え順序を考慮しつ＼プログラ
ムを組む等が必要である。この場合、キャッシュのＲＯ
Ｗ数が異なる機種に対しては、それに合うように、その
都度プログラムを作り変える等の必要がある。

すなわち、近年、単純な使用頻度のみによる置き換えア
ルゴリズムによる１４き換えに加えて、キャッシュ容量
の増大等に伴い、従来の置き換えアルゴリズムに故意に
別の要因を加えて、置き換えを制御することも必要とな
ってきた。

本発明の目的は、これらの要求を解決するキャッシュ制
御方式を提供することにある。

〔問題点を解決するための手段及び作用〕本発明は、Ｃ
ＰＵにキャッシュを持ち、主メモリ上に複数モードのエ
ミュレーション・ルーチン等の特定ルーチンを保持し、
該特定ルーチンをキャッシュにロードする方式をとる電
子計算機において、キャッシュにロードされる情報が特
定情報であることを示す識別子を保持する手段と、キャ
ッシュのカラム毎の置換え情報に該識別子に基づいた情
報を保持する手段とを設け、該置換え情報と識別子に基
づく情報により、キャッシュの特定ルーチンの追い出し
を行わないように制御したり、該特定ルーチンを他の通
常情報よりも優先順位を上げて追い出しされにく＼する
制御を行うものである。

以下余白 ＝４＝ こ＼で、−に配置換え制御は、例えば次式但し、ｘｌ：
ｉ行目の追い出し対象判定ビットａ３：ｊ行目のく＼り
つけ指定ビット ａ　ｉ、　：　ａ　４の反転 ａ　ｉ、４　：　ｊ行目と、ｊ行目の間のＬＲＵ関係表
示ピッ１〜で表わされる置換えアルゴリズムにより達成
される。

〔実施例〕

以下、本発明の一実施例について図面により説明する。

第１図は本発明の使用される環境例を示したものであり
、同図（ａ）は２種類のルーチン（エミュレーションル
ーチンとする）を主メモリ２」二に置き、該ルーチンを
各ＣＰＵＩのキャッシュ（ＬＭ）３にロードして使用す
る時、この２種類のエミュレーションルーチンのうち、
一方（斜線を施こした方）が優先されて使用されること
を示している。この優先される方のルーチンは、例えば
第１図（ｂ）の如く、−担キャッシュ３にロー１・され
るとく＼りつけとなり、キャッシュ３から追い出されな
いようにすることにより、く＼りっけられた方（斜線部
）が優先され、該ルーチンを使用するプログラムの方が
性能が高くなる。

第２図（ａ）に本発明の一実施例のキャッシュ制御機構
の全体ブロックを示す。１．２はキャッシュ機構であり
、キャッシュ（ＬＭ）３と該キャッシュ３に保持するデ
ータの主メモリの７１〜レスを保持するアドレスアレイ
（Ａ、Ａ）４等から構成すれる。該キャッシュ機構１２
は公知の構成であるので、詳細な説明は省略する。１−
１１はエミュレーション・ルーチンの先頭アドレスを保
持する機構であり、各エントリは同図（ｂ）で示す構成
をとる。即ち、各エントリには、エミュレーション対象
命令であるか否かを示すＶビット、該エントリが優先ル
ーチンであるか否かを示すＰビット（例えばＰ＝１の時
、該ルーチンはキャッシュ上にく＼りっけられ、Ｐ＝Ｏ
の時、通常ブロックと同様追い出しの対象となる）、お
よび該ルーチンの主メモリ上の先頭アドレスが実アドレ
スで保持されている。実行しようとする命令１１のオペ
コードにより保持機構１１．１を索引し、該当するルー
チンのエン１〜りをレジスタ１１２へ読み出す。

１２］−はキャッシュの置き換え制御を行う機構で、本
発明の中心をなす部分である。該制御機構１−２１はレ
ジスタ１１２に読み出されたエンｌ〜りにもとづき、咳
エン１〜りのＶビットが１′□　ＩＴの時は、エミュレ
ーション・ルーチンへの移行は行われず、Ｖピッ１〜が
“」−″の時、エミュレーション・ルーチンへの移行を
指示し、当該エントリの実７１〜レス値により、主メモ
リから当該ルーチンをキャッシュ３にロー１〜すると共
に、該実アドレスをアドレスアレイ４に保持せしめる。

又、この時、当該エンｌ−りのＰピッ１へが１′″であ
ると、当該ルーチンのキャッシュ上へのく＼りっけを指
示する。

１］、３は優先用Ｐビットを更新する回路であり、Ｐビ
ットの値を固定とはせずに、ある周期で内容を変えてや
ることで、優先レベルの中間等のものを造るようにした
ものである。例えば、４回も参照を周期にＰビットを変
更する回路を付加することにより、中間帯の優先レベル
を造り出せる。

第３図はキャッシュの置換えアルゴリズムを示すための
説明図であり、（ａ）が従来からのアルゴリズム、（ｂ
）〜（ｅ）は（ａ）に新しい機能を付加した本発明によ
るアルゴリズムである。■〜■がキャッシュのＲＯＷ　
（行）Ｏ〜３を示す。

ａ、ｊ−、ａＤ２１８＋１３１　ａｌ、２Ｔ　ａｌ、３
ｔ　ａｚ３はＲＯＷｏ。

１．２．３間各々でどちらが最近アクセスがあったかを
示すビットである。例えば、矢の先が自分に向いている
場合、相手よる前にアクセスされたことを意味する。そ
れ故、他の７３行からの矢が全て自分に向いている時、
次は自分がキャッシュから追い出されることを示す（他
の；３行との関係を示す矢が全て相手に向いている時、
自分が追い出されるという論理も可）、従ってキャッシ
ュへく＼りつける場合、自分の行にアクセスがあった時
、全ての矢を相手に向けるように更新しておく必要があ
る。なお、（ａ）の方式は１９６８年Ｊ、Ｓ。

Ｌｊ、ｐｔｏｙにより提案（Ｉ　Ｂ　Ｍ　Ｔｅｃｈｎｉ
ｃａｌ　Ｄｉｓｃｌ、。

５ｕｒｅ　ｎｕｎ］ｅｔｉｎ　　ｖｏ］、、１０．　Ｎ
（１１０，１９６８゜ｐｐ、　１−５４．１−〜１．５
４２）されているＬＲＵ　（Ｌｅａｓｔ　Ｒｃｃｅｎｌ
：］、ｙ　Ｕｓｅｄ）アルゴリズムである。

以下では第３図（ｂ）〜（ｅ）により本発明で使用され
る置換えアルゴリズムを説明する。

第３図（ｂ）〜（ｅ）において、■は仮想的なもので、
特に意味はない。ａｏｔ　ａｌｌ　ａ２９　ａ３は０〜
３の各行が優先制御を受け、追い出し禁止になっている
か否かを示す。■〜■の各行と■との関係を示す矢印が
■の方向を向いている時、当該行が追出し禁止であるこ
とを示し、■〜■の各行自身の方向に向いていれば、追
出し可であることを示す。（ｂ）の状態は０行が追い出
し禁止であり、現在０行が追い出し行として指示されて
いる。

（ｃ）の状態は、（ｂ）の状態の時０行がアクセスされ
た後の状態を示す。この時、従来のアルゴリズムでは■
行に３矢印が向いているので■が追出し対象行となる。

しかし、ａｌが■に向いていてるため、■行は追い出し
対象行とはなりえない。

この時、■行はａ２とａ。２．”２３の矢印が■行の方
向を向いており、ａｔｚのみの行の方向を向いてる。し
かし、このａｉｍは、ａｌからａ、ｌを経由して（太線
３角形）■行を指していると解釈することができる。す
なわち、ａｚ＋　ａｏｚｔ　ａ□２１　ａｌ３の全矢印
が■行に向いていると考えることにより、■行が追い出
し対象行となる。（ｄ）の状態は（ｃ）の状態から０行
アクセスされた後の状態であり、（ｃ）の説明と同様、
■行の方向を向いているａｌ、Ｊは、ａｌからａ３を経
由して（太線３角形）０行を指していると考えることに
より、（ｄ）の状態では０行が追い出し対象行となる。

（ｅ　）は、■行と■行の２行が追い出し禁止の指定を
受けていることを示す説明図であり、そのアルゴリズム
は（ｂ）〜（ｄ）と同様であるので説明を省略する。第
３図（ｂ）〜（ｅ）でａ。、〜ａ２３の更新アルゴリズ
ムは（ａ）の更新アルゴリズムと同じであり、その部分
を変える必要はない。

第３図（ａ）の従来の置換えアルゴリズムを式で表現す
ると、各行が追い出し対象であるか否かを示す値Ｘ、は
次式で表わせる。

ｘ４＝ａｏ３．ａ、３．ａ、３」 一方、第３図（ｂ）〜（ｅ）の本発明での置換えアルゴ
リズムは次式で表現できる。

但し、「＋」は論理和、「・」は論理積を意味する。ま
た、ａ　ｏ””　ａ　３は矢印が■の方向を向いている
時パ１′″、各行の方向を向いている時ＩＩ　ＯＩＩを
意味する。ａｎｌ〜ａ２３は若番行の方向を向いている
時（１１ｎ、老番行の方向を向いている時１１０　ｒｒ
と考え、ａ□３はａｊｊの値を反転したものとする。

第４図（ａ）は第３図（、）のアルゴリズムを式（１）
に基づいて回路化したものであり、２１１〜２１６はａ
。□〜ａ７．３の変更時に用いられる入力ラッチ回路、
２２１〜２２６は各カラムのａ。、〜ａ２３のビットを
保持するメモリ、２３１〜２３６は該メモリ２２１〜２
２６の内容読出し時に用いられる出力ラッチ回路、２８
０〜２８３は式（１）の論理を作り出すＡＮＤ回路であ
る。なお、２０１〜２０６は各行アクセス時にａｌｌｌ
〜ａ２３が読み出された後、ａＯ□〜ａ２３の内容を変
更するための更新回路であり、−例として８０１に対応
する回路を第４図（ｂ）に示す。Ｙｏ−Ｙ３はアドレス
アレイにおける０〜３行のアドレス−救出力であり、一
致したときｕ　１　ｎとなる。第４図は公知の回路であ
り、また、本発明に該当しない部分であるので説明は省
略する。

第５図は式（２）に基づいて回路化した本発明対象部で
あり、入力ラッチは第４図（ａ）の２１１〜２］−６に
加え、２１７〜２２０が追加され、メモリもａ。−８３
格納用メモリの２２７〜２３０、出力ラッチも２３７〜
２４．０が追加されている。

また、２４１〜２５２はＡＮＤ回路、２６１〜２７２は
ｏ　Ｒ回路、２９０〜２９３はＡＮＤ回路であり、２４
１〜２９３の各回路により式（２）のアルゴリズムを実
現している。

ａｏＳ〜ａ　２３の更新回路２０１〜２０６は第４図の
２０１〜２０６と同じものであるａ　ａｏ””ａｌの更
新回路５０は新しく追加された部分であり、その回路例
を第６図に示す。

第６図において、１１２はエミュレーション・ルーチン
の先頭アドレスを格納する保持機構１１１の出力レジス
タであり、その内容は第２図（ｂ）に示す通りである。

Ａ、　Ｎ　Ｄ回路５０１はエミュレーション対象命令で
あるか否かを示す■ピッ１〜とそのエミュレーション・
ルーチンをキャッシュ上にく＼りつけておくか否か等の
優先制御のためのＰピッ１−とのＡＮＤを行い、ラッチ
回路５０２にラッチする。Ｙｏ−Ｙ３はレジスタ］−１
２の出力の実アドレス情報によりアドレスアレイ（ＡＡ
、）４を索引し、存在すれば１”、存在しなければ“０
パを示す。キャッシュ（ＬＭ）３に対象ルーチンが存在
せず、該ルーチンを主メモリからキャッシュ３にロード
される時、レジスタ１」−２の実アドレス情報はアドレ
スアレイ４内の、第５図に示す回路で選択された行（Ｒ
ＯＷ）（ｘｏ、Ｘｌ。

ｘ２またはｘａ）に格納されることになる。この時、選
択された行（ＲＯＷ）のＬＲＵメモリ２２７〜２３０に
“０”が格納される。他には１′１”が格納される。メ
モリ２２７〜２３０の更新論理は次式で表現される。

Ｚ、＝　ｙ、−ｙ、、−ｙ、−ｙ、　・ｘ□・’Ｖ’Ｐ
　　　　　　　　（：（）但し、 Ｚ、：行（ＲＯＷ）ｉ（７）更新論理（ｊ、＝ｏ〜３）
Ｙｏ−Ｙ３：エミュレーション・ルーチンがアドレス（
ＡＡ、−Ａ、Ａ３）に存在ｔ　７．．１　時”　１−　
”　、存在Ｌ　すい時“０”となる。

ｘＩ：第５図の回路で追い出し対象行（次にロードされ
る行）として指示されたｔｔ　１　ｒｅの時の対象行。

よって、Ｗｉ＝　（Ｙｏ−Ｙ、−Ｙ２・’ｙａ）・Ｘｉ
はキャッシュ上に存在せず、かつｉ行が対象ルーチンロ
ード行として指定されたことを意味する。

■　＝エミュレーション対象命令 Ｐ　：優先性（固定相） すなわち、Ｗ、＝１、Ｖ−Ｐ＝１（７）時はｚＬ＝。

が、ｗ、＝ｏまたはＶ−Ｐ＝Ｏ（７）時はｚ、＝４力＜
メモリ２２７〜２３０の対応メモリに格納される。

以上の実施例の説明では、キャッシュの行（ＲＯＷ）構
成が４行の時の説明を中心に行ってきたが、何行構成で
あれ同様である。

〔発明の効果〕

以」二説明したように、本発明によれば、キャッシュに
ロードされたデータを追い出されることなく、キャッシ
ュに格納したまへにしておし）たり、特定のブロックを
追い出されにく＼したりすることができるため、二種以
上のエミュレーション・−１５＝ ルーチン等を主メモリ上に置き、どちらか一方は優先使
用とするためキャッシュに固定しておく時に有効であり
、また、性能測定ルーチンをキャッシュにく＼りつけて
おく制御にも使用できる。さらに、キャッシュの行（Ｒ
ＯＷ）に障害があった場合、当該行に新たなデータをロ
ードしない（行単位のデグラデーション）アルゴリズム
としても使用でき、ブロック単位のデクラデーションの
アルゴリズムとしても使用できる等、各種の適用が可能
である。

【図面の簡単な説明】

第１図は本発明の使用される環境例の概要を示す図、第
２図は本発明の一実施例の全体ブロック図と一つのエン
トリ構成を示す図、第３図は置換えアルゴリズムの従来
の方式と本発明の方式とを比較した図、第４図は従来の
置換えアルゴリズムの実現回路例を示す図、第５図は本
発明の置換えアルゴリズムの実現回路例を示す図、第６
図は第５図の中の一部の詳細構成図である。 １、・・・ＣＰＵ、　　２・・・主メモリ、３１．、キ
ャッシュ、　４・・・アドレスアレイ、１１１・・・エ
ミュレーション・ルーチン先頭アドレス保持機構、　１
１３・・・更新回路。 １２１−・・・置換え制御機構。

Claims (2)

【特許請求の範囲】
1. （１）中央処理装置（ＣＰＵ）にキャッシュを持ち、主
   メモリ上に複数モードの特定ルーチンを保持し、該特定
   ルーチンをキャッシュにロードする方式をとる電子計算
   機において、キャッシュにロードされる情報が特定情報
   であることを示す識別子を保持する手段と、キャッシュ
   のカラム毎の置換え情報に前記識別子に基づいた情報を
   保持する手段とを設け、前記置換え情報と識別子に基づ
   く情報により、キャッシの特定ルーチンの追い出しを禁
   止したり、あるいは、該特定ルーチンを他の通常情報よ
   りも優先順位を上げて追い出しされにくゝ制御すること
   を特徴とするキャッシュ制御方式。
2. （２）前記キャッシュの置換え制御は、次式▲数式、化
   学式、表等があります▼ 但し、ｘ＿ｉ：ｉ行目の追い出し対象判定ビットａ＿ｉ
   ：ｉ行目のくゝりつけ指定ビット ＠ａ＠＿ｉ：ａ＿ｉの反転 ａ＿ｉ＿ｊ：ｉ行目とｊ行目の間のＬＲＵ関係表示ビッ
   ト「＋」：論理和 「・」：論理積 で表わされる置換えアルゴリズムにより行うことを特徴
   とする特許請求の範囲第１項記載のキャッシュ制御方式
   。