JPS635290Y2 - - Google Patents
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- JPS635290Y2 JPS635290Y2 JP19379882U JP19379882U JPS635290Y2 JP S635290 Y2 JPS635290 Y2 JP S635290Y2 JP 19379882 U JP19379882 U JP 19379882U JP 19379882 U JP19379882 U JP 19379882U JP S635290 Y2 JPS635290 Y2 JP S635290Y2
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Description
【考案の詳細な説明】
本考案は、増幅回路に係り、相互コンダクタン
スが抵抗値の比率で決定でき、前記相互コンダク
タンスの誤差や素子のバラツキによる影響を少な
くすることができる増幅回路を提供するものであ
る。[Detailed description of the invention] The present invention relates to an amplifier circuit, and provides an amplifier circuit in which mutual conductance can be determined by the ratio of resistance values, and the influence of errors in the mutual conductance and variations in elements can be reduced. It is.
従来、この種の回路として第1図に示すものが
あつた。図において、FETQ1のゲートを第1電
極、FETQ1のソースと、トランジスタQ2のコレ
クタの接続点を第2電極、FETQ1のドレインと
トランジスタQ2のベースとの接続点を抵抗R1を
介して、トランジスタQ2のエミツタに接続した
点を第3電極とすれば、この回路は第1電極をゲ
ート、第2電極をソース、第3電極をドレインと
する1つのFET素子と見ることができる。 Conventionally, there has been a circuit of this type as shown in FIG. In the figure, the gate of FETQ 1 is the first electrode, the connection point between the source of FETQ 1 and the collector of transistor Q 2 is the second electrode, and the connection point between the drain of FETQ 1 and the base of transistor Q 2 is the resistor R 1 . If the point connected to the emitter of transistor Q 2 is the third electrode, this circuit can be viewed as one FET element with the first electrode as the gate, the second electrode as the source, and the third electrode as the drain. can.
そこで、この従来技術を第2図の等価回路で説
明する。図において、FETQ1のゲートに信号Vgs
が入力されると、ドレイン電流はGm・Vgsとな
る。(Gmは、FETQ1の相互コンダクタンス)
前記ドレイン電流は、抵抗R1とトランジスタ
Q2の入力インピーダンスheiで分流され、Q2のベ
ース電流ibはGmVgs・R1/(R1+hie)となり、
トランジスタQ2の電流増幅率をhfeとすると、コ
レクタ電流icはGm・Vgs・hfe・R1/(R1+hie)
となる。 Therefore, this prior art will be explained using the equivalent circuit shown in FIG. In the figure, the signal V gs is applied to the gate of FETQ 1 .
When input, the drain current becomes Gm・V gs . (Gm is the transconductance of FETQ 1 ) The drain current is the resistance R 1 and the transistor
The current is shunted by the input impedance hei of Q 2 , and the base current ib of Q 2 becomes GmV gs・R 1 / (R 1 + hie),
If the current amplification factor of transistor Q 2 is hfe, the collector current ic is Gm・V gs・hfe・R 1 / (R 1 + hie)
becomes.
従つて、第3電極から第2電極には、Gm・
(1+hfe・R1/(R1+hie))・Vgsなる電流が流
れるので、第2図に示す回路は、第3図に示す回
路と等価と考えることができる。以上のように、
この手法を用いれば、FETQ1の相互コンダクタ
ンスGmを、1+hfe・R1/(R1+hie)倍にする
ことができる。 Therefore, from the third electrode to the second electrode, Gm・
Since a current of (1+hfe·R 1 /(R 1 +hie))·V gs flows, the circuit shown in FIG. 2 can be considered equivalent to the circuit shown in FIG. 3. As mentioned above,
Using this method, the mutual conductance Gm of FETQ 1 can be multiplied by 1+hfe·R 1 /(R 1 +hie).
ところが、上記の増幅回路では、相互コンダク
タンスを決定する要素として、FETQ1自身の相
互コンダクタンスGmとトランジスタQ2の入力イ
ンピーダンスhie、電流増幅率hfeおよび抵抗R1が
関係しており、特に、前記入力インピーダンス
hieおよび電流増幅率hfeは、トランジスタによつ
てバラツキが多く、FETの相互コンダクタンス
Gmを常に一定倍数することができないという欠
点があつた。 However, in the above amplifier circuit, the mutual conductance Gm of FETQ 1 itself, the input impedance hie of transistor Q 2 , the current amplification factor hfe, and the resistor R 1 are related as elements that determine the mutual conductance. impedance
hie and current amplification factor hfe vary widely depending on the transistor, and the transconductance of the FET
The drawback was that Gm could not always be multiplied by a certain number.
本考案は、上記の点に鑑みてなされたもので、
カレントミラー回路を構成して、FETQ1の相互
コンダクタンスGmを常に希望倍数に設定するこ
とのできる増幅回路を提供するものである。 This invention was made in view of the above points,
The present invention provides an amplifier circuit that configures a current mirror circuit and can always set the mutual conductance Gm of FETQ 1 to a desired multiple.
以下、本考案の一実施例を第4図において説明
する。図において、FETQ1のゲートを第1電極、
FETQ1のソースとトランジスタQ2のコレクタの
接続点を第2電極、FETQ1のドレインとトラン
ジスタQ2のベースおよびQ3のベースを接続する
とともに、トランジスタQ3のエミツタとトラン
ジスタQ2のエミツタを、それぞれ抵抗R1,R2を
介して接続した点を第3電極とする。 An embodiment of the present invention will be described below with reference to FIG. In the figure, the gate of FETQ 1 is the first electrode,
Connect the connection point between the source of FETQ 1 and the collector of transistor Q 2 to the second electrode, connect the drain of FETQ 1 to the base of transistor Q 2 and the base of Q 3 , and connect the emitter of transistor Q 3 to the emitter of transistor Q 2 . , and the points connected to each other via resistors R 1 and R 2 are defined as third electrodes.
この回路において、トランジスタQ2およびQ3
の電流増幅率hfeが、1より十分大きいとした時
の等価回路を第5図に示す。 In this circuit, transistors Q 2 and Q 3
FIG. 5 shows an equivalent circuit assuming that the current amplification factor hfe is sufficiently larger than 1.
図において、FETQ1のゲートに信号Vgsが入力
されると、ドレイン電流はGm・Vgsとなる。 In the figure, when a signal V gs is input to the gate of FETQ 1 , the drain current becomes Gm·V gs .
この時、前記ドレイン電流Gm・Vgsとトラン
ジスタQ3のコレクタ電流ic1は等しく、Gm・Vgs
=ic1となる。また、トランジスタQ2およびQ3は
カレントミラー接続であり、トランジスタQ2の
コレクタ電流ic2は、抵抗R1,R2によりic2=R1/R2
ic1となる。 At this time, the drain current Gm・V gs and the collector current IC 1 of the transistor Q 3 are equal, and Gm・V gs
= ic 1 . Further, the transistors Q 2 and Q 3 are connected in a current mirror, and the collector current ic 2 of the transistor Q 2 becomes ic 2 =R 1 /R 2 ic 1 due to the resistors R 1 and R 2 .
従つて、第3電極から第2電極には、Gm・
VgsR1+R2/R2なる電流が流れるので、第6図に示
すような回路と等価になる。 Therefore, from the third electrode to the second electrode, Gm・
Since a current of V gs R 1 +R 2 /R 2 flows, it becomes equivalent to the circuit shown in FIG.
次に、この構成を用いた増幅回路の一例を示
す。第7図に示すように、前記第3電極に抵抗
R4を接続し、その他端を第4電極とするととも
に、前記第2電極を抵抗R3を介して接地する。 Next, an example of an amplifier circuit using this configuration will be shown. As shown in FIG. 7, a resistor is connected to the third electrode.
R4 is connected, the other end is used as a fourth electrode, and the second electrode is grounded via a resistor R3 .
この増幅回路の電圧ゲインAVは、抵抗R1,
R2,R3,R4とGmで決まり、AV=R4/(R3+
R2/(R1+R2)Gm)となる。FETの相互コンダク
タンスGmは、非直線性を有するが、本考案の構
成を用いることによつて、R2/(R1+R2)Gmの値が
小さくなるため、抵抗R3の値を大きく設定する
ことができ、Gmの非直線性の影響を抑えること
ができる。 The voltage gain A V of this amplifier circuit is the resistance R 1 ,
Determined by R 2 , R 3 , R 4 and Gm, A V = R 4 / (R 3 +
R 2 /(R 1 +R 2 )Gm). The mutual conductance Gm of the FET has non-linearity, but by using the configuration of the present invention, the value of R 2 / (R 1 + R 2 ) Gm becomes small, so the value of the resistor R 3 is set large. It is possible to suppress the influence of nonlinearity of Gm.
また、上記実施例では、FETを用いた場合に
ついて説明したが、前記FETがトランジスタで
あつても、前記各能動素子の極性が逆の場合であ
つてもよく、上記実施例と同様の効果を奏する。 Further, in the above embodiment, a case was explained in which a FET was used. However, the FET may be a transistor, or the polarity of each active element may be reversed, and the same effect as in the above embodiment may be obtained. play.
さらに、第8図に本考案の転用例を示す。図に
おいて、入力信号を後段に伝送するための回路を
カレントミラー構成にし、トランジスタQ4のベ
ースを前段の相互コンダクタンスGmを増加させ
るためのカレントミラー回路のベースに接続する
ことにより、非反転増幅器を構成している。 Furthermore, FIG. 8 shows an example of the application of the present invention. In the figure, the circuit for transmitting the input signal to the subsequent stage is configured as a current mirror, and the base of transistor Q4 is connected to the base of the current mirror circuit for increasing the transconductance Gm in the previous stage, thereby creating a non-inverting amplifier. It consists of
第9図では、本考案の他の実施例を示す。図に
おいて、本考案の構成が差動増幅器に用いられて
おり、抵抗R1とR2およびR6とR7の比によつて、
FETの相互コンダクタンスGmの増加倍数を決定
することができる。 FIG. 9 shows another embodiment of the invention. In the figure, the configuration of the present invention is used in a differential amplifier, and by the ratio of resistors R 1 and R 2 and R 6 and R 7 ,
The increase factor of the FET's transconductance Gm can be determined.
なお、前記差動回路の左右の相互コンダクタン
スのバランスを平衡に保つため、および伝達特性
の直線性を改善するために、抵抗R3およびR8を
用いている。 Note that resistors R 3 and R 8 are used in order to maintain a balanced balance between the left and right mutual conductances of the differential circuit and to improve the linearity of the transfer characteristics.
以上のように、本考案によれば、相互コンダク
タンスGmを増加させるために、カレントミラー
回路を用いて、増加倍数を抵抗R1,R2の比率の
みで決定できるようにしたので、増幅倍数の誤差
が抑えられ、素子のバラツキによる影響を少なく
することができる。 As described above, according to the present invention, in order to increase mutual conductance Gm, a current mirror circuit is used and the increase multiple can be determined only by the ratio of resistors R 1 and R 2 . Errors can be suppressed, and the influence of variations in elements can be reduced.
また、前記増加倍数が、入力信号レベルによつ
て変化するようなことはない。 Further, the increase multiple does not change depending on the input signal level.
第1図は従来の増幅回路を示す図、第2図およ
び第3図は、従来の増幅回路の等価回路を示す
図、第4図は本考案の一実施例を示す図、第5図
および第6図は、本考案の増幅回路の等価回路を
示す図、第7図は本考案の構成を用いて増幅器を
構成した一実施例を示す図、第8図および第9図
は、本考案の他の実施例を示す図である。
FIG. 1 shows a conventional amplifier circuit, FIGS. 2 and 3 show equivalent circuits of the conventional amplifier circuit, FIG. 4 shows an embodiment of the present invention, and FIGS. FIG. 6 is a diagram showing an equivalent circuit of the amplifier circuit of the present invention, FIG. 7 is a diagram showing an embodiment of an amplifier configured using the configuration of the present invention, and FIGS. 8 and 9 are diagrams showing an equivalent circuit of the amplifier circuit of the present invention. It is a figure which shows another Example of.
Claims (1)
タとを接続し、前記FETのドレインと前記第1
のトランジスタのベースと第2のトランジスタの
ベースとを接続し、前記第2のトランジスタのコ
レクタと前記FETのドレインとを接続し、前記
第1のトランジスタのエミツタと第2のトランジ
スタのエミツタをそれぞれ第1の抵抗、第2の抵
抗を介して接続することを特徴とする増幅回路。 The source of the FET and the collector of the first transistor are connected, and the drain of the FET and the first transistor are connected.
The base of the transistor and the base of the second transistor are connected, the collector of the second transistor and the drain of the FET are connected, and the emitter of the first transistor and the emitter of the second transistor are connected to each other. An amplifier circuit characterized in that the amplifier circuit is connected through one resistor and a second resistor.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19379882U JPS5996914U (en) | 1982-12-21 | 1982-12-21 | amplifier circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19379882U JPS5996914U (en) | 1982-12-21 | 1982-12-21 | amplifier circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5996914U JPS5996914U (en) | 1984-06-30 |
JPS635290Y2 true JPS635290Y2 (en) | 1988-02-13 |
Family
ID=30416730
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19379882U Granted JPS5996914U (en) | 1982-12-21 | 1982-12-21 | amplifier circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5996914U (en) |
-
1982
- 1982-12-21 JP JP19379882U patent/JPS5996914U/en active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS5996914U (en) | 1984-06-30 |
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