JPS6352459A - 電子装置 - Google Patents
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- JPS6352459A JPS6352459A JP61195331A JP19533186A JPS6352459A JP S6352459 A JPS6352459 A JP S6352459A JP 61195331 A JP61195331 A JP 61195331A JP 19533186 A JP19533186 A JP 19533186A JP S6352459 A JPS6352459 A JP S6352459A
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Classifications
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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-
- H—ELECTRICITY
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
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- H01L2224/73251—Location after the connecting process on different surfaces
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-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Lead Frames For Integrated Circuits (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電子装置、特に、ペレットの保護構造に関し
、例えば、(8脂封止型パッケージを有する半導体装置
に利用して有効な技術に関する。
、例えば、(8脂封止型パッケージを有する半導体装置
に利用して有効な技術に関する。
C従来の技1シ1〕
31′導体装置として、リードフレームのタブ上に搭載
されているペレットがインナリードおよびボンディング
ワイヤと共に、樹脂を用いてl・ランスファ成杉装五に
より成形されたパッケージにより非気密1r止されてい
るものがある。
されているペレットがインナリードおよびボンディング
ワイヤと共に、樹脂を用いてl・ランスファ成杉装五に
より成形されたパッケージにより非気密1r止されてい
るものがある。
なお、)J脂封止パノう一−ンング技術を述べである例
としては、株式会社工業調査会発行[電子材71198
5年11月号別+ff1J昭和60年11月20口発行
P150〜P156、がある。
としては、株式会社工業調査会発行[電子材71198
5年11月号別+ff1J昭和60年11月20口発行
P150〜P156、がある。
しかし、このような(8脂封止型パッケージを有する半
導体装置においては、樹、IIFIとベレ、7トとの熱
膨シ艮(糸数kにより、ペレットのパノノヘーンヨン映
にクラックが発生するという問題点があることが、本発
明者によって明らかにされた。
導体装置においては、樹、IIFIとベレ、7トとの熱
膨シ艮(糸数kにより、ペレットのパノノヘーンヨン映
にクラックが発生するという問題点があることが、本発
明者によって明らかにされた。
本発明の目的は、!、!I 、’tftとペレットとの
熱膨張係数差によるクラック等の発生を防止することが
できる電子装置を11供す乙ことにある。
熱膨張係数差によるクラック等の発生を防止することが
できる電子装置を11供す乙ことにある。
本発明の前記ならびにその池の目的と新規な特徴は、本
明細害の記述および添付図面から明らかになるであろう
。
明細害の記述および添付図面から明らかになるであろう
。
本196において開示される発明のうち代表的なものの
柵要を説明すれば、次の通りである。
柵要を説明すれば、次の通りである。
すなわち、ペレットの側方にペレットを取り囲むガード
を近接させて配設したものである。
を近接させて配設したものである。
ペレットがガードによって取り囲まれているため、ペレ
ットと樹脂との熱膨張係数差により応力が発生しても、
その応力はガードによって受けられることにより、ペレ
ットに加わることを抑制される。その結果、ペレ7)に
過度の応力が加わることを回避することができるため、
ペレットのパンシヘーション侯にクランクが発生するこ
とは防止されることになる。
ットと樹脂との熱膨張係数差により応力が発生しても、
その応力はガードによって受けられることにより、ペレ
ットに加わることを抑制される。その結果、ペレ7)に
過度の応力が加わることを回避することができるため、
ペレットのパンシヘーション侯にクランクが発生するこ
とは防止されることになる。
第1図は本発明の一実施例である半導体装置を示す縦断
面図、第2図はその要部を示す一部省略斜視図、第3図
および第4図はその作用を説明するための各線図である
。
面図、第2図はその要部を示す一部省略斜視図、第3図
および第4図はその作用を説明するための各線図である
。
本実施例において、電子装置としての半導体装置1はデ
ュアル・イン・ライン・パンケージ(DIP)型に構成
されており、リードフレーム2を備えている。リードフ
レーム2は低鉗燐青銅を用いてプレス加工等により一体
的に打ち抜き成形されている。リードフレーム2はペレ
ット4の搭載部としてのタブ3と、タブ3を取り囲むよ
うに放射状に配設されている複数本のインナリード5と
、インナリード5に一体的にそれぞれ連接されていると
ともに、両側部に2列に整列されているアウタリード6
とを備えており、タブ3には凹部7が没設されている。
ュアル・イン・ライン・パンケージ(DIP)型に構成
されており、リードフレーム2を備えている。リードフ
レーム2は低鉗燐青銅を用いてプレス加工等により一体
的に打ち抜き成形されている。リードフレーム2はペレ
ット4の搭載部としてのタブ3と、タブ3を取り囲むよ
うに放射状に配設されている複数本のインナリード5と
、インナリード5に一体的にそれぞれ連接されていると
ともに、両側部に2列に整列されているアウタリード6
とを備えており、タブ3には凹部7が没設されている。
凹部7はタブ3に同心的に配されて略相似形状にプレス
加工により一体成形されており、凹部7の側壁8におけ
る上端辺にはフランジ部9が外方に屈曲されて四角形の
リング形状に一体成形されている。
加工により一体成形されており、凹部7の側壁8におけ
る上端辺にはフランジ部9が外方に屈曲されて四角形の
リング形状に一体成形されている。
タブ3の凹部7における底面上には、築債回路(図示せ
ず)が作り込まれているペレット4が同心的に配されて
、銀ペーストによる接着等のような適当な手段からなる
ベレットポンディング部3aを介して)U若されている
。この状態において、凹部7の1llF!:8およびフ
ランジ部9はペレッ1−4の外周を近接して取り囲むガ
ード10を実質的に形成している。
ず)が作り込まれているペレット4が同心的に配されて
、銀ペーストによる接着等のような適当な手段からなる
ベレットポンディング部3aを介して)U若されている
。この状態において、凹部7の1llF!:8およびフ
ランジ部9はペレッ1−4の外周を近接して取り囲むガ
ード10を実質的に形成している。
ペレット4にはポンディングワイヤ11の一端がアルミ
ニュームからなる各ポンディングバッド(図示せず)に
それぞれボンディングされており、このポンディングワ
イヤ11のそれぞれの他端は各インナリード5における
被ボンデイング部上にそれぞれボンディングされている
。
ニュームからなる各ポンディングバッド(図示せず)に
それぞれボンディングされており、このポンディングワ
イヤ11のそれぞれの他端は各インナリード5における
被ボンデイング部上にそれぞれボンディングされている
。
単導体装置1はトランスファ成形等のような適当な手段
により樹脂成形されてなるパッケージ12を備えており
、このパフケージ12によりペレット4、インナリード
5およびポンディングワイヤ11等は非気密封止されて
いる。
により樹脂成形されてなるパッケージ12を備えており
、このパフケージ12によりペレット4、インナリード
5およびポンディングワイヤ11等は非気密封止されて
いる。
このように構成されている半4体製五1はペレット4に
作り込まれているi!債回路を各パッド、ワイヤ11お
よびインナリード5を介してアウタリード6によりパッ
ケージ12の外部に電気的に引き出される。
作り込まれているi!債回路を各パッド、ワイヤ11お
よびインナリード5を介してアウタリード6によりパッ
ケージ12の外部に電気的に引き出される。
次に作用を説明する。
前記構成にかか乙半導体製五は品質保証のため、出荷前
に抜き取り検査を実施される。この抜き取り検査として
は、温度サイクル試験や埃iJi撃試験等を含む環境試
験が実施される。
に抜き取り検査を実施される。この抜き取り検査として
は、温度サイクル試験や埃iJi撃試験等を含む環境試
験が実施される。
このような検査において、前記半導体装置1に熱が加え
られると、ペレットを形成しているシリコンと、パッケ
ージを形成している)封脂との?さ膨張係数差により、
ベレット表面を内側に寄せようとする剪断応力が作用す
る。
られると、ペレットを形成しているシリコンと、パッケ
ージを形成している)封脂との?さ膨張係数差により、
ベレット表面を内側に寄せようとする剪断応力が作用す
る。
ところで、ペレットが平坦なタブ上にボンディングされ
ている場合、剪断応力とペレットの位置との関係を表す
第3図に示されているように、ペレットの外周縁に最大
値(σm a x )が作用するため、ペレットのパン
シベーション模にクラ、りが発生ずる。その結果、耐湿
性等が低下しtこり、応力が大きくなるベレット外周縁
辺1〕5に形成されている?11極に断線や短絡が発生
する。このようにして、環境試験において、ICに電極
の断線や短絡不良が発見されると、通常の使用状聾にお
いては不良が発生しない場合でも、出荷は停止されるた
め、製品とはなり得ず、その損失は大きい。
ている場合、剪断応力とペレットの位置との関係を表す
第3図に示されているように、ペレットの外周縁に最大
値(σm a x )が作用するため、ペレットのパン
シベーション模にクラ、りが発生ずる。その結果、耐湿
性等が低下しtこり、応力が大きくなるベレット外周縁
辺1〕5に形成されている?11極に断線や短絡が発生
する。このようにして、環境試験において、ICに電極
の断線や短絡不良が発見されると、通常の使用状聾にお
いては不良が発生しない場合でも、出荷は停止されるた
め、製品とはなり得ず、その損失は大きい。
しかし、本実施例においてはは、ペレット4はタブ3の
凹部7における底面上にボンディングされることにより
、側壁8およびフランジ部9からなるガード10によっ
てその周回を近接して取り囲まれているため、ペレット
4のパンシヘーション膜(図示せず)にクラ/りが発生
したり、ペレットの外周縁辺部に形成されている電極に
断線や短絡が発生したりすることはない。
凹部7における底面上にボンディングされることにより
、側壁8およびフランジ部9からなるガード10によっ
てその周回を近接して取り囲まれているため、ペレット
4のパンシヘーション膜(図示せず)にクラ/りが発生
したり、ペレットの外周縁辺部に形成されている電極に
断線や短絡が発生したりすることはない。
すなわち、本実施例においてもペレットとパッケージと
の熱膨張係数差があるため、剪断応力が作用するが、第
4図に示されているように、その最大値(σmax)は
フランジ部9の外周縁に作用し、ペレット4の外周縁に
はそれ以下の応力σSが作用することになるため、剪断
応力によるクラック等は発生しない。
の熱膨張係数差があるため、剪断応力が作用するが、第
4図に示されているように、その最大値(σmax)は
フランジ部9の外周縁に作用し、ペレット4の外周縁に
はそれ以下の応力σSが作用することになるため、剪断
応力によるクラック等は発生しない。
ここで、ペレット・1の外周縁に作用する剪断応力σS
がパンシヘーション膜や電圏の耐久!限界値未満になる
ように、例璧8およびフランジ部9の形状、大きさ、厚
さ、強度等を適宜選定し、ガード10の構造等を最適化
することが望ましい。また、ガード10の構造は、ペレ
ットおよびワイヤボンディングの作業性やパッケージの
封止性能等を低下させないように配IFすべきである。
がパンシヘーション膜や電圏の耐久!限界値未満になる
ように、例璧8およびフランジ部9の形状、大きさ、厚
さ、強度等を適宜選定し、ガード10の構造等を最適化
することが望ましい。また、ガード10の構造は、ペレ
ットおよびワイヤボンディングの作業性やパッケージの
封止性能等を低下させないように配IFすべきである。
前記実施びりによれば次の効果が得みれる。
fi+ ペレットの(1す方にペレットを取り囲むガ
ードを配設することにより、熱膨張係数1によって発生
する剪断応力の最大値をガードで受けてベレ。
ードを配設することにより、熱膨張係数1によって発生
する剪断応力の最大値をガードで受けてベレ。
トの外周縁にかかる応力を抑制させることができるため
、ペレットのバノンヘーソヨンコ央にクラックが発止し
たり、ペレットの外周縁辺部に形成されている電極に断
線や短絡が発生したりするのを防止することができる。
、ペレットのバノンヘーソヨンコ央にクラックが発止し
たり、ペレットの外周縁辺部に形成されている電極に断
線や短絡が発生したりするのを防止することができる。
(2) 環境1大騒においてパソシベーノッン模のフ
ランジや電極の断線、短絡不良の発生を防止すうことに
より、製造歩留りを高めることができるとともに、製品
の品質および信頼性を高めることができる。
ランジや電極の断線、短絡不良の発生を防止すうことに
より、製造歩留りを高めることができるとともに、製品
の品質および信頼性を高めることができる。
(3) タブに四部を没設するとともに、その側壁の
上端辺にフランツ部を屈曲形5代し、この凹部の底面に
ペレットをボンディングすることにより、ペレ7・トを
取り囲むガードを簡単に形成することができるため、生
産性の低下をlrl+ ;ilすることができる。
上端辺にフランツ部を屈曲形5代し、この凹部の底面に
ペレットをボンディングすることにより、ペレ7・トを
取り囲むガードを簡単に形成することができるため、生
産性の低下をlrl+ ;ilすることができる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
例えば、ペレットを取り囲むガードはタブに一体成形す
るに限らず、第5図に示されているように、タブ3A上
にペレット4を取り囲む樹脂枠からなるIOAを形成す
ることにより、構成してもよい。
るに限らず、第5図に示されているように、タブ3A上
にペレット4を取り囲む樹脂枠からなるIOAを形成す
ることにより、構成してもよい。
以上の説明では主として本発明者シこよってなされた発
明をその¥¥′景となった利用分野であるDIP型の半
4体製五に通用した場合について説明したが、それに限
定されるもので;よなく、フラットパッケージ型の半導
体装置等その(ムの電子装置全般に通用することができ
る。特に、本発Qlはペレノ+−+オ料とそれを封止す
る!;4 ’I’?材F4との熱膨張係数について差が
ある場合において、優れた〃)果がiでIられる。
明をその¥¥′景となった利用分野であるDIP型の半
4体製五に通用した場合について説明したが、それに限
定されるもので;よなく、フラットパッケージ型の半導
体装置等その(ムの電子装置全般に通用することができ
る。特に、本発Qlはペレノ+−+オ料とそれを封止す
る!;4 ’I’?材F4との熱膨張係数について差が
ある場合において、優れた〃)果がiでIられる。
本願において開示される発明のうら代去的なものによっ
て得られるすJ果を而単に説明すれば、1.嘔コの通り
である。
て得られるすJ果を而単に説明すれば、1.嘔コの通り
である。
ペレットのtQ’i方にペレットを取りOilむガード
を配設することにより、ペレットの外周縁に作用するり
へ膨張係数差による応力を1ljl :iilすうこと
ができるため、ペレットのパノノヘーンヨン股のクラ。
を配設することにより、ペレットの外周縁に作用するり
へ膨張係数差による応力を1ljl :iilすうこと
ができるため、ペレットのパノノヘーンヨン股のクラ。
りやペレットにおける電極の断線や■絡の発生等を防止
することができる。
することができる。
′7Ai図は本発明の一実9%例である半導体装置を示
す縦断面図、 第2図はその要部を示す一部省略斜視図、第3図および
第4図はその作用を説明するための各t5!図である。 第5図は本発明の他の実施例を示す縦断面図である。 1・・・半導体装置(電子装置)、2・・・リードフレ
ーム、3.3A・・・タブ、4・・・ベレット、5・・
・インナリード、6・・・アウタリード、7・・・凹部
、8・・・側壁、9・・・フランジ部、1O8IOA・
・・ガード、11・・・ボンディングワイヤ、12・・
・(封油封止パッケージ。 第 1 図 第 2 図
す縦断面図、 第2図はその要部を示す一部省略斜視図、第3図および
第4図はその作用を説明するための各t5!図である。 第5図は本発明の他の実施例を示す縦断面図である。 1・・・半導体装置(電子装置)、2・・・リードフレ
ーム、3.3A・・・タブ、4・・・ベレット、5・・
・インナリード、6・・・アウタリード、7・・・凹部
、8・・・側壁、9・・・フランジ部、1O8IOA・
・・ガード、11・・・ボンディングワイヤ、12・・
・(封油封止パッケージ。 第 1 図 第 2 図
Claims (1)
- 【特許請求の範囲】 1、ペレットが樹脂封止されている電子装置であって、
ペレットの側方にガードが近接してペレットを取り囲む
ように配設されていることを特徴とする電子装置。 2、ガードが、ペレットがボンディングされているリー
ドフレームのタブにおける外周辺部を立ち上げられて形
成されていることを特徴とする特許請求の範囲第1項記
載の電子装置。 3、ガードが、その上端辺にフランジ部を外方に向けて
突設されていることを特徴とする特許請求の範囲第2項
記載の電子装置。 4、ガードが、リードフレームとは別体に形成されてい
ることを特徴とする特許請求の範囲第1項記載の電子装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61195331A JPS6352459A (ja) | 1986-08-22 | 1986-08-22 | 電子装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61195331A JPS6352459A (ja) | 1986-08-22 | 1986-08-22 | 電子装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6352459A true JPS6352459A (ja) | 1988-03-05 |
Family
ID=16339392
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61195331A Pending JPS6352459A (ja) | 1986-08-22 | 1986-08-22 | 電子装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6352459A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03123040A (ja) * | 1989-10-05 | 1991-05-24 | Rohm Co Ltd | 半導体装置の製造方法 |
-
1986
- 1986-08-22 JP JP61195331A patent/JPS6352459A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03123040A (ja) * | 1989-10-05 | 1991-05-24 | Rohm Co Ltd | 半導体装置の製造方法 |
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