JPS6350729B2

JPS6350729B2 -

Info

Publication number: JPS6350729B2
Application number: JP56154416A
Authority: JP
Inventors: Shinya Tanigaki
Original assignee: Omron Tateisi Electronics Co
Current assignee: Omron Corp
Priority date: 1981-09-28
Filing date: 1981-09-28
Publication date: 1988-10-11
Also published as: JPS5854440A

Description

【発明の詳細な説明】この発明は、表示装置における表示画面変更装
置に関する。

外部から入力する多くのデータ、たとえば多数
のセンサからの検出データをCRT（陰極線管）な
どを備えた表示装置に表示する場合に、多数のデ
ータのうちの一部の内容に変更があつたときに、
その都度画面全部を表示しなおしたのでは効率が
悪い。そこで、変化した部分のみの表示を変更
（以下、これを部分更新という）する必要が起こ
る。

外部から入力するデータの変化を捉え、そのデ
ータについて表示内容を部分更新する方式にはい
くつかある。その１つは、多数のデータについて
順次、変化があるかどうかをチエツクし、変化が
あれば表示の部分更新を行ない、この後次のデー
タのチエツクに移り、また変化がない場合にはた
だちに次のデータのチエツクに移る、というよう
にデータの変化のチエツクと表示の部分更新とを
シーケンシヤルに制御するものである。この方式
であれば、表示データの部分更新は容易にかつデ
ータの変化に追従して即座に行なえる。

ところが、表示装置の制御、外部のデータ発生
源であるセンサの制御、および全体的なシステム
の都合から、外部からのデータの変化を捉えるタ
スクと表示の部分更新のタスクとを別々に設ける
必要が生じることがある。このような方式では、
外部からのデータが変化したときに割込を発生さ
せ、割込処理ルーチンに移る。この割込処理で
は、変化後のデータを取込んでメモリに記憶し、
かつデータが変化したことを示すフラグをセツト
する。そして、表示の部分更新タスクでは、各フ
ラグをチエツクし、セツトされているフラグがあ
ればそのフラグに対応するデータの表示を更新す
る。この方式では、各データに対応してフラグを
設けておけば、すべてのデータについての部分更
新が可能であるが、データの数が増大すればそれ
だけフラグの数も増加させなければならず、また
部分更新タスクにおいてもすべてのフラグをチエ
ツクしなければならないので、プログラムが増大
するという問題がある。さらに、部分更新タスク
は、周期的にフラグのチエツクを行なうようにな
るので、必ずしも変化が発生した順序でデータの
表示の部分更新が行なわれるとは限らない。

表示画面の部分更新も割込処理によつて行なう
ことも可能であるが、表示装置との間でデータの
伝送を行なうシステムのように、部分更新に長い
時間を要する場合には、他のデータによる割込を
禁止する時間が長くなり、データの変化に表示の
部分更新を追従させることができなくなるという
問題がある。

この発明は、データの変化を捉えるタスクと表
示の部分更新のタスクとを別個に備えたシステム
において、プログラムを増大させることなく短時
間で処理できるとともに、変化が起つた順序で表
示の部分更新を行なうことのできる、表示装置に
おける表示画面変更装置を提供することを目的と
する。

以下、図面を参照してこの発明の実施例につい
て詳述する。

第１図において、この実施例では、データ制御
装置１と表示装置２とは伝送ライン３によつて結
ばれている。両装置１，２はCPU１０，２０に
よつてそれぞれ制御される。CPU１０は、後述
する割込み処理および部分更新タスクのプログラ
ムを格納したROM１１、および表示すべきデー
タ等を記憶するRAM１２を備えている。この
CPU１０には、外部センサなどから、多種類の
データおよびそのデータが変化したことを示す割
込信号が入力する。CPU２０は、表示制御を行
なうもので、表示制御用プログラムを格納した
ROM２１、および表示に必要なデータを記憶し
たRAM２２を備えている。この実施例では表示
器としてCRT２５が示されており、このCRT２
５は、CPU２０の指令にもとづいてその制御回
路２４によつて制御される。両装置１，２間の伝
送制御方式としては、たとえばHDLC（High
Level Data Iink Control）が採用され、標準化
されたフレーム形式の電文でデータの伝送が行な
われる。装置１が１次局であり、装置２が２次局
であつて、１次局は２次局に対してポーリングに
よる呼び出しを行なうことにより、回線制御が行
なわれる。この伝送制御のために、両装置１，２
はそれぞれ伝送制御インターフエイス１３，２３
が設けられている。

第２図は、RAM１２の内容の一部を示してい
る。RAM１２内には、入力したデータの記憶エ
リヤがある。このエリヤにはｎ個のデータDA１
〜DAnが記憶されている。これらのデータその
ものすなわちデータの内容をそれぞれDA１〜
DAnで表わす。これに対して、これらのデータ
DA１〜DAnの識別符号をda１〜danで表わす。
これらの識別符号としては、データ記憶エリヤの
各データDA１〜DAnが記憶されている場所のア
ドレスや、データを発生するセンサの番号などが
用いられる。

データ制御装置１のCPU１０では、第３図に
示すように、先入れ先出しバツフア（first in
first out buffer、以下FIFOバツフアという）１
４、ならびにそのリード・ポインタRPおよびラ
イト・ポインタWPを備えている。FIFOバツフ
ア１４は、変化の起つたデータすなわち後述する
ように割込みの発生したデータの識別符号を記憶
するものであり、これらの識別符号を記憶するい
くつかの記憶場所を備えている。FIFOバツフア
１４の記憶容量は、割込みが同時に起こりうる最
大数のデータ識別符号を記憶できればよい。
FIFO１４には、割込みの発生した順番でそのデ
ータの識別符号が書込まれ、書込まれた順番に読
出されるので、割込みの発生した順番にそのデー
タの表示の部分更新が可能となる。

ライト・ポインタWPは、FIFOバツフア１４
のデータ識別符号を書込むべき記憶場所を指定
し、リード・ポインタRPは読出すべき記憶場所
を指定する。第３図において、イニシヤル状態で
は、両ポインタWP，RPとも、FIFOバツフア１
４の先頭の記憶場所を指している。後述するよう
に、データが変化したという割込みがあると、そ
のデータたとえばDA１の識別符号da１がライ
ト・ポインタWPで指定される場所に書込まれ、
かつライト・ポインタWPの内容に＋１される。
ライト・ポインタWPは、次に書込むべき場所を
常に指定することになる。リード・ポインタRP
は、依然としてda１が記憶されている場所を指
定している。

部分更新タスクによる読出しにおいては、リー
ド・ポインタRPによつて指定されている場所の
識別符号da１が読出され、かつリード・ポイン
タRPの内容に＋１される。リード・ポインタRP
は、常に、次に読取られるべき場所を示してい
る。このように、両ポインタWP，RPは、書込
み、読出しごとに＋１され、最後の記憶場所を指
定したのちにクリヤされて先頭の記憶場所を指定
するというように、指定場所を循環させる。以上
の動作がら明らかなように、FIFOバツフア１４
のいずれかの場所に識別符号が記憶されている場
合には、ポインタWPとRPの内容とは等しくな
い。ポインタWPとRPの内容が等しいときWP＝
RPには、FIFOバツフア１４は空である。

第４図は、表示装置２におけるCRT２５への
表示の例を示している。データDA１〜DAnは、
CRT２５の表示画面上の所定の位置にそれぞれ
表示されている。これらのデータに変化があつた
場合には、変化のあつたデータについてのみ、そ
の表示内容が変更され、変化後のデータが表示さ
れる。

第５図は、データ制御装置１から表示装置２に
伝送される電文のフオーマツトの一例を示してい
る。この電文は、開始フラグ・フイールドＳ、ア
ドレス・フイードルＡ、制御フイールドCO、情
報フイールドINF、検査フイールドCHおよび終
止フラグ・フイールドＥの６つのフイールドから
構成されている。この電文は、第２行目第15列か
らのデータABCDを白黒反転して表示せよ、と
いう内容である。両装置１，２間で交信される電
文は常に同じフオーマツトで構成される。

第６図は、CPU１０によつて実行される割込
み処理の手順を示している。上述したように、入
力するデータが変化したときに割込みが発生す
る。すべてのデータDA１〜DAnの割込みの優先
順位は同一レベルにあり、あるデータによる割込
みが発生すると、他のデータによる割込みは禁止
される。したがつて、各データについての割込み
ルーチン間でFIFOバツフア１４への書込の競合
は起こらない。各データについての割込みルーチ
ンは全く同じであるから、データDA１について
のみ説明する。データDA１についての割込みが
あると、変化後のデータDA１が読取られ、
RAM１２のデータ記憶エリヤのデータDA１の
記憶場所に書込まれ、データDA１の内容が更新
される（ステツプ31）。次に、データDA１の識
別符号da１がFIFOバツフア１４のライト・ポイ
ンタWPによつて指定される記憶場所に書込ま
れ、ライト・ポインタWPに＋１される（ステツ
プ32）。以上で割込処理が終了する。

第７図はCPU１０によつて実行される表示の
部分更新タスクの処理手順を示している。この部
分更新タスクは表示装置２のポーリングのさいに
行なわれる。ライト・ポインタWPとリード・ポ
インタRPの内容が等しいかどうかによつて、
FIFOバツフア１４に変化のあつたデータの識別
符号が記憶されているかどうかがチエツクされ
（ステツプ41）、記憶されていれば、各データによ
る割込みが禁止される（ステツプ42）。リード・
ポインタRPによつて指定される場所のデータの
識別符号が読出され、かつリード・ポインタRP
の内容に＋１されると（ステツプ43）、割込みの
禁止が解除される。最後に、読出された識別符号
からメモリ１２のデータエリヤが検索され、該当
する変化後のデータが読出される。そして、この
データを用いて表示装置２への電文が編集されて
装置２に伝送される（ステツプ45）。表示装置２
では、この電文を受信すると、電文の内容にした
がつてCRT２５の画面上の該当するデータの表
示を変更する。FIFOバツフア１４からの識別符
号の読出しの直前に、データの変化による割込み
が禁止されているから、この読出しと割込みによ
る書込みとによるFIFOバツフア１４へのアクセ
スが同時に行なわれることが避けられる。そし
て、識別符号の読出しが終ると割込みの禁止が解
除されるから、データの変化による割込みが可能
となり、FIFOバツフア１４への書込みが正常に
行なわれる。

上記実施例では、FIFOバツフアには変化のあ
つたデータの識別符号が記憶されているが、デー
タの情報量がきわめて少ないシステムにおいて
は、データの内容をFIFOバツフアに入れておく
ことも可能である。

以上のようにこの発明では、FIFOバツフアが
備えられており、このFIFOバツフアに表示を変
更すべきデータに関する情報が記憶される。
FIFOバツフアに何らかの情報が記憶されている
かどうかの検索は非常に容易であるから、表示の
部分更新タスクのプログラムを増大させることな
く、かつ短時間で処理できることとなる。また、
FIFOバツフアでは、書込まれた順序で記憶され
ている情報が読出されるから、変化の起つた順序
でデータの表示の部分更新を行なうことができ
る。

【図面の簡単な説明】

第１図は、データ制御装置と表示装置とを示す
ブロツク図、第２図はデータ制御装置のRAMの
内容を示す図、第３図はFIFOバツフアの動作を
示す図、第４図はCRTにおける表示例を示す図、
第５図は電文フオーマツトを示す図、第６図は割
込み制御タスクを示すフロー・チヤート、第７図
は部分更新タスクを示すフロー・チヤートであ
る。１……データ制御装置、２……表示装置、１
０，２０……CPU、１１，２１……ROM、１
２，２２……RAM、１４……FIFOバツフア、
２５……CRT。

Claims

【特許請求の範囲】

１表示画面上に複数のデータを表示する装置に
おいて、複数のデータのうち変化のあつたデータ
に関する情報を記憶する先入れ先出しバツフア、
変化のあつたデータによる割込みにもとづいてそ
のデータに関する情報を上記バツフアに記憶させ
る手段、および上記バツフアを検索してそこに記
憶されている情報からデータを特定し、そのデー
タの表示を変更する手段を備えたことを特徴とす
る、表示装置における表示画面変更装置。