JPS63503015A

JPS63503015A - デ−タ処理コンピュ−タシステム

Info

Publication number: JPS63503015A
Application number: JP62501488A
Authority: JP
Inventors: モハメッド　アリ，カイリ，エイ．; ファ−レン，レンナ−ト　イ−．
Original assignee: シユテイフテルセン　インスチチュ−テット　フオル　ミクロフエ−クシユ　テクニク　ビド　テクニスカ　ホグスコ−ラン　イ　ストックホルム
Priority date: 1986-03-05
Filing date: 1987-02-24
Publication date: 1988-11-02
Also published as: SE451219B; US4949243A; EP0274476B1; SE8601018D0; DE3767464D1; ATE60150T1; EP0274476A1; WO1987005418A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】データ処理コンぜユータシステム本発明はサーチツリー形式のプログラムの興行、いわゆるＯＲ並列冥行を目的とするデータ処理コンぜユータシステムＫ１１ｍするものである。

近年、プログラム興行順序會サーチツリー形式で書くことができる数種の異なるプログラム言語およびプログラム構造が開発されている。その−例としてム言語がある。この種のプログラムは逆さにしたツリー１−根元から順にコンピュータで検索して行くところって各分岐点で１つの分枝が選択、チェックされた後、分岐点に戻って他の分枝がチェックでれる。したがって、この種のプログラムの冥行時には多くの異なる分枝がチェックされる。分岐点において２つのコンピュータを並列に動作させ、それぞれのコンピュータで１個ずつの゛分枝のチェックを行なうことができる。しかし、これは両方のコンピュータにメモリが含まれ、そのメモリ内容が分岐点の環境状態と呼ばれる分岐点決定情報および分岐点関連データで更＠でれること前提としている。いわゆる分岐Ａ１たは分割点環境状態を形取するデ、−夕含ひ情報の範囲は非常に広い。

したがって、サーチツリーを高速で検索するためには、１つのコンピュータが１つの分枝を興行するように数個のコンピュータ會並列動作させる必要がおる。

このような処理？するために数個のコンぎユータを備えたコンピュータシステムについては、１９８５年７月マンチェスタで開催された第５世代コンｔユータ構造に関する会議で報告されたＹ、ソー７、Ｋ、サトウ、Ｋ、クモン、Ｈ，マサズワ、Ａ、イタシキ共署の論文「順次処理に基づく新しい平行干渉機構」七の他に記載されている。

上記種類のコンピュータシステムについては、周知のコンピュータシステムのシステム徊屡を示す添付第１図を参照しながら以下に簡単に脱明する。

本発明の詳細は付図に示す各実施例にしたがって後述する。付図において、纂２図は第１笑励例によるコンピュータシステム會示す図、第６図は第２笑施例によるコンピュータシステムを示す図、第４図は第２囚のコンピュータシステムの簡略ブロック図、第５図は第４図のコンピュータシステムの部分的詳細図、第６図は第５図の回路網の物理的構造を詳細に示す回路図、第７図は変形実施例によるコンピュータ、システムを示す囚、第８図は第７図のプロセッサ要素（ＰＥＭ　）の詳細図、第９図は第７＠の回路網の物理的ｍｇを詳細に示す図である。

第１図のコンピュータシステムは１６個のプロセッサ丁なわちいわゆる処理要素（ＰＥ）を備えており、さらに、「データ回路網」として図示されたデータ回路網と、異なるコンピュータＰＥｉ制御する「制御回路網」として図示された制御回路網を備えている。各プロセッサＰＥＫは、それ自身の内部メモリが含まれ、そこにプログラムコードの複写とプログラム実行に必要な各種情報が格納されている。上記制御回路網に大体矢印の方向に信号を分配するためのものであり、それにより各プロセッサＰＥの動作状態勿知ることができる。第１プロセツサＰＥが窒であって、第２プロセツサＰＲがサーチツリーの分岐点にあれば、制御回路網七介して信号が供給され、その信号で第１プロセツサを制御することによって分岐点の彼の１つの分枝に対する実行が開始される。この実行に除して、上記データ回路網は丁べての所要清報およびデータ、丁なわち上記環境状ｒ３ヲ第２プロセップのメモリから第１プロセツサのメモリへ複写するために使用される。その後、これら２つのプロセッサによってサーチツリーの各分枝が実行される。この手順にその後も、プロセッサが分岐点に達するごとに反復される。各コンピュータは当然、１つの分枝が完了すれば開放され、他の分枝の実行に備える。

しかし、２つのプロセッサ間で動作が分担されるように環境状態全更新するために笑際の環境状態？１っのプロセッサから他のプロセッサへ転送する時間が長過ぎて、許容し難いことが多い。これは上記種類のプログラムの実行時間に関する大きな制約となる。実際の環境状態を１つのプロセッサから他のプロセッサへ複写するためには、時間を要するばかりでなく、複写に要する時間中はコンぎユータによる実行動作が不能になる。

本発明は上記問題を完全に解決し、高速のＦＯＲ並列干渉装置」と称するコンピュータシステム會提供するものであり、それにより、順次処理に伴う利点を維持ながら、実行作業？２つまたは６つのコンピュータに分割するための時間が最小化される。

このように、本発明はいわゆるサーチツリー形式で記述可能なプログラムの実行、いわゆる○Ｒ型並列冥実行主目的とし、複数のコンピュータまｆｃはプロセッサとメモリ上方するコンピュータシステムに関するものである。すなわち、各プロセッサは回路網を介してメモリモジュールに接続可能であり、各プロセッサに割り当てられたメモリモジュール群の曹込み入力に各プロセッサを同時に接続する機能を上記回路網が備えていることにより、接続メモリモジュール群に対して同時に上記プロセッサによる情報書込みが可能になり、前記回路網はまた、前記プロセッサ？＠記メモリモジュール群の中のメモリモジュールの阻−の読出し出力端に接続する機ｎ巨を備えており、さらに、プロセッサ間ヨびメモリモジュールの動作状態を走査するための制御部材を設け、例えば第１７′′ロセツサが実行プログラムのサーチツリーの分岐点に達したときのような所定の状況で制御部材によって前記回路網を制御することにより、実行中でない他のプロセッサが１つのメモリモジュールの読出し出力端と、第１プロセツサに接続されていた書込み入力端とに接続され、分岐点に至るまでの実行時のデータが供給されること’ ｋＷ似とするコンピュータシステムに関するものである。ｆた、２つのメモリモジュールにアクセス可能な場合、制御部材で前記回路網を制御することによって前記最後に述べたメモリモジュール群の誉込み入力端の中の少なくとも別の１つに第２プロセツサが接続されることにより、前記第２プロセツサによる後続興行期間中にこれらデータがｖ’ａ込まれるようにすることが好ましい。

上記記述において、コンピュータまたはプロセッサという述語上使用しているが、コンピュータとは各糧メモリ？備えたプロセッサであって、数個のプロセッサユニツ）７含むことが可能でちるものとする。また、プロセッサは単純形式のコンピュータで、ＣＰＵ形式の単なる処理装置とする。

第２図にブロック図で示す。このシステムは一連のプロセッサＰＥｌ、ＰＥ２、Ｐ　Ｅ　３−・・、ＰＥｎ１備えており、これらプロセッサは一連のメモリモジュールＭＭ１、ＭＭ２、Ｍ　Ｍ　３、ＭＭ４、・Ｍ　Ｍ　ｎに接続される。メモリモジュールの個数はプロセッサの個数より多いことが好ましい。

各プロセッサＰＥには、実際のプログラムコードとインタゾリテータを格納する内部メモリが含まれる。

コードがコンパイル済みの場合にはインタゾリテータは不要である。プロセッサは周知の適切なプロセッサ、例えばモ）ｏ−ラ社ｂＭｃ６８０００″ｒｔｓｇすることかできる。

メモリモジュールもまた、例えば６４　Ｋ　ＲＡＭ等、周知の適切な装置で構厖することができる。

さらに、第１回路網「群分配回路網Ｊ　（）ＢＮが設けられ、この回路網ＧＢＮ　上方してプロセッサＰＥとメモリモジュールＭＭが接続される。本発明による回路網ＧＢＮによって、各プロセッサは同時にメモリモジュール群に接続可能で勘って、七の接欣点が各メモリモジュールの書込み人力Ｗになる。それはメモリモジュール群Ｍ　Ｍ　Ｋ接続された７°ロ七ンサＰＥが同時にメモリモジュール群ＭＭの各モジュールに情報ｔｖ＠込む目的を持っている。

また、第１回路網１　（ＧＢＮ　）により、各プロセッサＰＥ’ｉ（上記メモリモジュール群の１１１のメモリモジュールＭＭの読出し出力端ＲＫ接続することができる。

したがって、回路網１（（）ＢＮ　）によって、例えばＰＥ１ｔメモリモジユ一ル群ＭＭｉ、ＭＭ２、ＭＭ３の瞥込み人力Ｗに接続すると同時に、ＰＥ１にメモリモジュールＭＭ１の読出し出力端Ｒに接続することが可能また、回路網１　（ＧＢＮ　）を制御部材２「プールマネジャーＪ（ＰＭ）によって制御することが可能であり、それにより、いずれかのプロセッサＰＥ１ｉ個以上のメモリモジュールＭＭＫ接続することが可能である。

制御ｉ材２（ｐＭ）はコンｔユータまたはプロセッサで構成され、このコンｔユータによってプロセッサＩＩ（ＰＥ１〜ｐＥｎ）およびメモリモジュール群（ＭＭ１〜ＭＭｎ）の制御が可能であり、また、このコンぎユータで第１回路網１　（ＧＢＮ　）　ｋ制御することによってプロセッサ（ＰＥ）とメモリモジュール群ＭＭの間の異なる組合セ接続や、各プロセッサＰＥの動作開始・停止操作、さらに各プロセッサＰＲの動作状態の定食が可能になる。

制御部材ＰＭとして特別なプロセッサを使用する代わりに１個または数個のプロセッサＰＥｋ利用することが可能である。

したがって、本発明によれば、上記制御部材は特別なプロセッサ２、あるいは１個ま７′ｃは数個のプロセッサＰＲ″ｒ：ａｇされる。その構成とは関係なく、制御部材はＮ接または間接的に各プロセッサＰＥＫ接続され、さらに各メモリモジュールと上記回路網の制御入力に接続される。

本発明によれば、第１プロセツサＰＥがサーチツリー形式のプログラムの実行時に分岐点に達し、そのプロセッサから信号が発生すると、実行中でない纂２プロセッサが制御部材２（ＰＭ）によって作動開始する。

この第２プロセツサは第１プロセツサによる前記分岐点に到るまでの実行中のデータを受けていた唯一のメ（ＧＢＮ　）　ｋ介して接続されるようになっている。また、好適実施例によれば、前記最後に述べたメモリモジュール群の書込み入力端の中の少なくとも別の１つに回路＋ｌ４ｉ（ｏＢＮ）を介して第２プロセツサが接続されることにより、後続実行期間中にこれらのメモリモジュールにデータが誓き込まれる。

回路網を介してプロセッサとメモリモジュールの異なる組合せ接続時にＩＩＪ御部材２から回路網に制御信号が供給され、それによって接続が行なわれる。

しかし、１つの条件として、分岐点まで第１プロセツサに接続され、第２プロセツサと共用の少なくとも２個のメモリモジュールが必要でちる。

−実施例によれは、第２回路網３「インタープロセッサ回路網ＪＩＮが設けられ、この回路網はプロセッサＰＥのそれぞれ、に接続され、異なるプロセッサ間の通信チャンネルを形成する。この回路網を介して２個以上のプロセッサＰＲが互いに同期され、実行の開始または停止が行なわれる。

別の実施例によれば、追加のメモリ４「グローバルメモリ」が設けられており、これは各プロセッサＰＲに接続される。上記メモリ４には、プロセッサＰＥの実行情報と、実行時に各プロセッサから得られる解が記憶される。例えば各プロセッサ間に分配された作業から、おる個数の解が必要な場合、どのプロセッサが実行中であるかという情報がメモリＧＭに記憶される。

ここで得られた各解はまた、どのプロセッサからその解が得られたかという情報とともにメモリ４（ＧＭ）に記憶される。必要個数の鱗が得られると、例えば、プールマネジャーから実行中のプロセッサＰＥに対して停止信号が送られる。そして、停止したプロセッサから制御部材２　（ＰＭ　）に信号が送られ、七のプロセッサは再びプログラムの他の部分ｔ−冥性行可能状態になる。

このように、メモリ（ＧＭ）によって実行処理が同期化され、効率が増す。しかし、本発明の簡略笑め例では、第２回路網３（ＩＮ）もメモリ４も不灸である。

また、メモリ４は制御部材２とともに集積回路化することか可能である。

メモリ（）Ｍは個別装置でおる必要はなく、メモリモジュール群のうちの１個ま九は数個で構成することが可能でおり、あるいは、プロセッサの１個またはｔｅａの内部メモリで＃ｌ取することも可能である。

一実施例において、サーチツリー形式で記述されたプログラムの実行は原則的に次のように行なわれる。

まず、制御部材２ＰＭからプロセッサＰＥに実行開始のために信号が送られる。

プロセッサＰＥ１は第１回路網１　（ＧＢＮ　）　％−介して、例えば全メモリモジュールＭＭの曹込み入力端Ｗと、１つのメモリモジュールＭＭ１の読出し出力端Ｒに接続される。ＰＥＩが分岐点に達すると、分岐点到達を示す信号がＰＥｉから制御部材２（ＰＭ）に送られる。制御部材２（ＰＭ）によって空きのプロセッサＰＥ２が選択され、そのＰＥ２に制御部材２から信号が送られる。ＰＥ２は例えば、メモリモジュール群ＭＭの半数の瞥込み入力＠Ｗに接続されるが、読出し出力端Ｒ１−Ｐ　Ｒ１に接続したメモリモジュールＭＭｉには接続されず、ＰＥ２に接続されたメモリモジュールのうちの１つの読出し出力端Ｒには接続される。また、ＰＥ２とメモリモジュールの接続を可能にするため、ＰＥ１とメモリモジュールの接！５！を解除する信号が制御部材２からＰＥ１に送られる。ＰＥ２に接続されていたメモリモジュールにＰＲｌから情報およびデータが書き込まれると、分岐点の環境状態がＰＥ２に対して読出し可能になり、したが間にＰＥ２は分岐点後の別の分枝を実行開始することかできる。このような実行作業の分担は各分岐点で行なわれ、接続されるプロセッサの数が順次増加する。

プロセッサＰＥが分岐点におって、ただ１個の空きメモリモジュールに接続されている場合は、制御部材２がそのプロセッサＰＥｉ次に全くメモリモジュールに接続することにより、分岐点の環境状態？含むメモリモジュールからその接続メモリモジュールに情報およびデータが周知の方法で誉き込まれる。七の後プロセッサが空き、七のプロセッサがメモリモジュール群の中の１個の読出し出力に接続されて分岐点の環境状態がそのメモリモジュールに複写され次第、実行作業の分割が行なわれる。しかし、このような状況はプロセッサが実行中にただ１１＠のメモリモジュールにアクセスして分岐点に達した場合以外には生じない。

プロセッサが１つの分枝の実行？完了したとさ、プロセッサから？１ｉｉＪ％部材２に信号が送られ、そして適切な時期にメモリ４（ＧＭ）にも送られ、それにより、接続メモリモジュール老メモリモジュールのプールに戻丁ための信号が制ｅ１１部材２からプロセッサに送られる。その後プロセッサもまたプロセッサのプールに入る。

各プロセッサから一連のメモリモジュールに薔込みが行なわれ、実行中に１個のメモリモジュールからだけ読出しが行なわれるときには、読み誓き動作の相互順序を維持する必要がある。さもなけれは、メモリモジュールから無効データが読み出される可能性がある。

実行プロセッサが読み出す１個以外の全メモリモジュールに対する書き込み動作はもちろんｊ順序？遅らせることが可能である。

制御部材２はまた、プロセッサが数個のメモリモジュールに同時に接続され、実行を開始するプロセッサに対してメモリモジュールが１価しか割り当てられない場合に、前者のプロセッサから１個または数個のメモリモジュールを接ｆｆｃｈ除して後者のプロセッサに接続する機能を持っている。

上記説明から明らかなように、当該コンピュータシステムは、複数のプロセッサが異なる分枝で同時に動作するようなサーチツリー形式プログラムの実行に特に適しており、分岐点の環境状態の書込み動作が完全に、あるいはほぼ完全に除去される。誉込み動作の除去によってプログラムの実行速度が著しく速くなる。

これは本発明システムすなわち、上述のようにプロセッサが２個以上のメモリモジュールの簀込み入力に接続されるとともに、それらのメモリモジュールのうちの１個だけの読出し出力端に接続されるように設計した当該コンピュータシステムによって可能になった。

ここに引用した種類のコンピュータシステムに関するもう１つの問題はメモリモジュールとプロセッサの間の接続が複雑なため、メモリモジュールなどのメモリからの読比し動作に比較的長い時間がかかることである。

プロセッサとメモリモジュールの個数が例えハ１０個程度と少ない場合は、上記読出し時間は光分に短くすることかでさる。しかし、フ０ロセッサとメモリモジュールの数がかなり多く、例えば１００イ固にもなると、読出し時間が長くなって満足し得ない。

本発明のもう１つの実施例によれば、この読出し時間？充分に短くすることができる。その実施例を第３と呼ばれる一連の複合ユニットヲ備えている。各クラスタにはｖＩ数のプロセッサＰＥとメモリモジュールＭＭが含まれ、各クラスタごとにプロセッサとメモリモジュールが前記糧堵の第３回路網５．６，７（スイッチング回路網）ＳＷに接続される。各クラスタに含まれるプロセッサとメモリモジュールの個数は比較的少なりシ、回路網５，６．７に適当な複雑さを持九せて上記処理装置内のアクセス時間を短くするようになっている。メモリモジュールの個数はプロセッサの個数より多い方が好ましい。回路網５，６．７（ＳＷ）は第２図の上記第１回路網１（（）ＢＮ　）に応答し、そして、それら回路網によって同一クラスタ内の２価以上のメモリモジュールに各プロセッサＰＥが接続され、それらのメモリモジュールのうちの１個だけの読出し入力端にプロセッサが長続される。

この実施的では、あるクラスタに望きメモリモジュールがない場合に他のクラスタ内の箪キメモリモジュロ、７によって追加の第４共通回路網８「インタークラスタ切換回路網Ｊ　（ＩＮＳ　）　ｆ制御し、１つのクラスタの回路網５，６． γと他のクラスタの回！＋！網５，６゜γと？結合することが可能である。

好適実施例によれば、共通回路網８と各クラスタ内の回路網５．６．７によって、あるクラスタ内のプロセッサ？他のクラスタ内の１個以上のメモリモジュールの誓込み入力に接続することか可能である。

さらに、謳５回路網９「プロセッサ間回路網Ｊ　（ＩＮ）が設けられており、この回路網は稟２図と関連して記述し７’Ｃ第２回路網３（ＩＮ）と全く同一でおる。纂２図のコンぎユータシステムと同様に、制御部材１０「プールマネジャーＪ（ＰＭ）とメモリ１１　「グローバルメモＩＪＪ（ＧＭ）が設けられている。

制御部材１０の動作形態は第２図の制御部材２に関連して記述しｆｃ動作と同一である。また、制御部材１０Ｋに、どのプロセッサとどのメモリモジュールが各クラスタに属しているかという情報が記憶される。上記と同様に、制御部材１０には沓らに、どのメモリモジュールがどのプロセッサに接続され、その各メモリモジュールにどんな環境状態が格納されているかという情報が記憶される。制御部材１０に用いてプロセッサおよび回路網を制御することにより、第１のクラスタ内の第１プロセツサと第２のクラスタ内の第２プａセツｔが分岐点で実行作東を分担することが可能であｐｌその条件として、糖２のクラスタにメモリモジュールが含まれ、分岐点に至るまでの実行中の情報およびデータ、丁なわち分岐点の環境状態がそのメモリモジュールに書き込まれていることが必要である。

実際の環境状態を記憶しているメモリモジュールがない場合は、実際の環境状態上記憶しているメモリモジュールから空キメモリモジュールへの書込みｔ周知の方法で行なう必要がある。その場合、制御部材１０から書込み命令が発住し、あるメモリモジュールから他のメモリモジュールへの書込みが指示される。：ｆＦ ′＠込１れる方のメモリモジュールが同一のクラスタに属していれば、曹込みは１つのクラスタ内の回路網５゜６．７（ＳＷ）’に介して行なわれる。：ｉ１＠込まれる方のメモリモジュールが別のクラスタに属している場合は、関連の処理ユニットの回路網５．６．７（ＳＷ）と前記第４の回路網８（ＩＮＳ　）　ｆ介して警込みが行なわれる。第３１のコンピュータシステムにおいてアクセス時ｒａｉ　ｋ長くしないためには、１つのクラスタ内のプロセッサおよびメモリモジュールのイー数音あまり多くしないことである。

各クラスタ内では信号路を短くするために、異なるプロセッサとメモリモジュールがそれぞれ近接して配置される。

第３図の実施例の非常に好ましい特長は、前記回路１）表器６３−５０３０１５　（６）１つのクラスタから他のクラスタへの曹込み時間を比較的長く、例えば数百マイクロ秒程度にすることがでに維持することは重要である。処理装置内のプロセッサが常に同一処理装置内のメモリモジュールから読み出すため、簀込み動作時間が比較的長くても実行時間が影響を受けることはない。

上記回路網１，３．５．６．７，８．９すなわち「群分配回路網Ｊ（ＧＢＮ）、上記「インタープロセッサ回路網Ｊ（ＩＮ）、上記「インタクラスタ切快回路網Ｊ　（ＩＮＳ　）、上記「スイッチング回路網Ｊ（ＳＷ）は周知の技術を利用して種々の設計が可能である。例えば、これらの回路網として、いわゆるシャツフル交侠回路網や、光学形式などの高速バス、ＶＭＥ多１多口プロセッサバスロスバー接続などが使用可能である。

また、プロセッサおよびメモリモジュールの個Ｉ！が少ない場合はもちろんポイントコネクション用として従来のポイントコネクションを利用することが可能である。

基本的な特長は、第１回路網１　（（）ＢＮ　）によって、すべてのプロセッサを任意の１個以上のメモリモジュールに接伏し得ることである。これはクラスタ内のプロセッサおよびメモリモジュールに対する第３回路網５．６．７の関係についても同様に適用される０第２回路網３（ＩＮ）および第５回路網９の場合は、各プロセッサ間の通信チャンネルおよび制御チャンネルとして機能するように設計することが必要である。第４回路網８　（ＩＮＳ　）の主な特長は、異なるクラスタの内部回路網５．６．７（ＳＷ）間の通信チャンネルとして機能することである。

以下に簡単に述べる２つの実施例において、異なるプロセッサまたは異なるメモリモジュール？相互接続する回路網構成についてより詳細に説明する。

第４図は第２図とほぼ同様に徊厄されたコンピュータシステム會簡単なブロック図で示し友ものであるが、８個のプロセッサＰＱ−Ｐ７と１６個のメモリモジュールＭＯ〜Ｍ１５が群分配回路網と呼はれる回路網１２に接続されている。回路網１２に２組の入力出力端、丁なわちプロセッサＰＯ〜Ｐ７に接続される入力出力端と、メモリモジュールＭＯ〜Ｍ１５に接続される入力出力端を備えている。

第５図は第４図の回路網１４の一部１３に示している。この回路は１ビット分荀示すものであるので、回路網１２は第５図の回路３２個に３２ビツトのアドレス／データバスで接続した構成になる。各回路には、プロセッサＰＥとメモリモジュールＭＭの間の１ビットを接続する回路１３　（ＩＣＮスライス）が含まれる。

各プロセッサＰＥは２つの端子を介して回路１３に接続される。この２つの端子のうち、工１０で示す一方の端子１４はアドレスおよびデータ用、Ｒ／Ｗで示す他方の端子１５は読み書き制御用である。第６図は回路１３の詳細を示している。第６図では、入出端Ｉ１０は参照符号１４、制御入力端Ｒ／　Ｗは参照符号１５で示されている。

各メそリモジュールＭＭは、Ｗｒで示す誉込み入力端１６とＲａで示す読出し出力端ｒ介して回路１３に接続される。

回路１３の具体的な槽底要素として下記のようなＴＴＬ回路が使用可能でおる。

Ｄ、Ｒ，はデータレジスタを示しており、７４Ｆ３７４が使用可能である。

Ｓ、Ｒはシフトレジスタを示しており、７４Ｆ２９９が使用可能である。選択は選択回路を示しており、７４Ｆ２５１が伴用可能である。これらの回路は米国フェアチャイルド社その他で製造されている。バッファおよびＢｆで示すバッファ回路または駆動回路１８゜１９が設けられており、これらは例えばＴＴＬ回路７ −Ｆ２４４で構成することが可能でおり、この部品２個で駆動回路が構成される。

このように上記回路網は複数の選択回路を有し几結合回路を備えており、制御入力を介して制御部材によ會メモリモジュールの誉込み入力と読出し出力に接続するようになっている。この回路はさらに、一連のシフトレジスタｋｇｆｌえており、各プロセッサと各メモリモジュール間で行なわれる回ｊ１５接続に関する情報を含ひ一連のデータビットが、制＠部材によって順次このシフトレジスタ円に記障される。また、複数のデータレジスタが設けられており、シフトレジスタからこのデータレジスタへの情報転送は制御部材によって制御され、並列転送が行なわれる。データレジスタの出力は選択回路に接続され、前記接続が行なわれる。

第４図および第５因にも、プールマネジャー２０が示されており、これはいわゆるバス２１を介して各プロセッサＰＥおよびメモリモジュールＭＭＫ接続される。このプールマネジャーは上記バス２１會介してプロセッサＰＥの開始・停止制御を行なう。メモリモジュールＭＭの動作状態の同期もまた、上記バス２１を介して行なわれる。

上記プールマネジャー２０は６つの制御入力端２２〜２７を介して各回路１３に接続される。この入力端のうち、２２〜２４はプロセッサＰＥからメモリモジュールＭＭの誉込み入力端（Ｗｒ）への接続に利用され、制御入力端２５〜２７はメモリモジュールＭ　Ｍの読出し出力端（Ｒｄ　）からプロセッサＰＥへの接続に利用される。回路１３の接続は次のように行なわれる。

例えばメモリモジュールＭＭ３の薔込み入力端がプロセッサＰＥ４に接続されると、入力２２上のビットが入力２３上の信号によってクロック制御され、シフトレジスタＳ、Ｒ，に取り込まれ、その後も、回路１３の前記接続を示す４８ビット全部が供給されるまでこの動作は継続する。その後、この情報は入力端２３上の信号によってシフトレジスタＳ、Ｒ，からデータレジスタＤ、Ｒ，へ並列に転送される。メモリモジュールＭＭ３に対応するデータレジスタＤ、Ｒ，においては、４誉プロセツサ（ＰＥ４）に対応するビット４が２進形式で入る。データレジスタＤ、Ｒ，の出力端は選択回路（選択）の選択入力端に接続され、したがって、ＭＭ３に対応する選択回路の４誉入力端１２その選択回路の出力に接続され、その出力はＭＭ３に接続される。上記の４番人刃端はＰＥ４に接続される。メモリモジュールの読出し出力端（Ｍ　）からプロセッサ（ＰＥ）への接続は制御入力端２５〜２７’（＋−介して行なう場合と同様でちる。

データレジスタＤ、Ｒ，ｋ用いることにより、現在の按続七縁持てるとともに、新しい接続を回路のシフトレジスタに導入することができる。

参照符号２８は周知の反転回路を示しており、１７８選択回路に’／１ｅ選択回路として機能させるための回路である。この回路としては７４ＦＯ４が適切である。

メモリモジュールＭＯ−Ｍ１５のどの警込み入力（Ｗｒ）とどのプロセッサＰＯ −Ｐ７に接続すべきか、また、どのメモリモジュールからプロセッサへ読出丁べきか、ということは上記制御入力端２２〜２７’（ｒ介して上記プールマネジャー２０によって制御される。

したがって、回路網１２によって、プロセッサ７１個または数個のメモリモジュールの簀込み入力端に接続し、プロセッサ７１個のメモリモジュールの読出し出力端に接続することが可能でちる。

前述したように、メモリモジュールの個数はプロセッサの個数より多い方が好ましい。しかし、両者が同数でもよい。第７図は１６（固の〕０ロセツサ要素（ＰＥＭ）？備えた実施例？示しており、各プロセッサにはプロセッサとメモリモジュールが１個ずつ含まれる。第８図はプロセッサ要素（ＰＥＭ）の詳細？示しており、ｒ　ＣＰＵ　Ｊはプロセッサ２９２茨わし、「メモリ」はメモリモジュール３０を我わ丁。プロセッサ２９とメモリモジュール３０との間にはローカルバス３１が設けられ、インタフェース３２に接続される。そのインタフェース３２には４＠のシフトレジスタ３３〜３６が接続され、それらシフトレジスタには、それら各シフトレジスタの入力および出力５５〜５８？介してそれぞれのプロセッサ要素ＰＥＭを相互接続するための回路網に接続される。この回路網は４つの回路３８〜４１ｒ　ＩＣＮスライス」？備えており、そのうちの１個の詳細が第９図に示されている。各要素ＰＥＭには、プールマネジャー４３に接続された制御ループ４２　ｒ　ＰＥＭ制御バス」が接続される。

制御ループ４２を介して上記プールマネジャー４３によってプロセッサ要素の動作状態？制御することにより、各プロセッサ２９の停止・開始制御ケ行なうことができる。制御ループ４２は第４図のバス２１と同じ動きをする。

各回路３８〜４１は前述したような構成要素Ｓ、　Ｒ，、Ｄ、　Ｒ，、Ｂ、　Ｆ、と、選択回路ＭＰＸ　’７備えてオフ、ＴＴＬ。

回路７４Ｆ２５１で構成することが可能である。

参照誉号５０は第６図の反転回路２８と薗様な反転回路であって、７４ＦＯ４で構逗することができる。

各回路３８〜４１は入力端および出力名４４．４５を備えており、それら入出力端は第７図および第９図に示すように、それぞれ対応のプロセッサ要素ＰＥＭに接続される。

各回路３８〜４１は制振入力端４６〜４８を儂えている。各回路３８〜４１の匍Ｊａ入力端４６．４７゜４８は互いに並列に接続され、上記プールマネジャー４３に接続される。読出し動作−１Ｐ譬込み動作が指示されているか否かに応じて、プールマネジャー４３はこれらの制御入力４６〜４８にしたがって実際の接続方法および方向ヲｆｆｔｌＪａする。追加の端子４９！ａ、グローバルクロック回路用のクロック入力（パイプラインクロック）會形底する。このクロック回路は前記プールマネジャー４３内にｅ＜ｉすることができる。その機能１２５　ＭＨ２〜’ｌ　Ｑ　ＭＨ２程屓の高い周波数で回路３８〜４１ｒ介してデータのクロック制御を行なうことであり、パイプライン機能と呼はする。

この設計の騨」点は１つのプロセッサ要素ＰＥＭかう他のプロセッサ要素への誉込み時に住じる最高転送速度に回路網の帯域を整合さセることが可能であって、それと同時に接＠詠の本数が纂４図、第５図、第６図の実施例よりも大幅に少なくなる点である。第７図の回路網は、いわゆる４ピツ）　ＩＣＮプロセッサである。

上記整合は回路３８〜４１の数を増減しても可能である。例えば、２つのＰＥＭ間の最高転送速度が４０Ｍビット／秒であって、各回路３８〜４１の帯域が１０Ｍビット／秒とすると、４つの回路３８〜４１が必要である。

第９図に示す回路３８〜４１の扱馳は第６図の前記回路１３と基本的に同一である。しかし、回路３８〜４１は異なるプロセッサ快紫ＰＥＭ　會相互にアップカップリングする几めに利用されるのに対し、回路１３はプロセッサＰＥｉメモリモジュールＭＭにアップカップリングするため（Ｃ利用される。

椰７図の実施例では、あるプロセッサ挾素ＰＥＭ内のプロセッサ２Ｓは回路網：ｓ８〜４１に介して他の１１市または数個のプロセッサ要素のメモリの誓込み入力に接続される。上記プロセッサ２９はプロセッサ要素ＰＥＭの内部メモリ３０の誉込み入力、読出し出力の双方に接続される。

あるプロセッサユニツ）　ＰＥＭと他のプロセッサユニツ）　ＰＥＭが接続される場合、入力端４８上のビットが入力端４７上のクロックパルスによって制御され、シ詩表器６３−５０３０１５　（８）フトレジスタＳ、Ｒ，に取り込まれる。１０個のシフトレジスタに合計８０ビツトが取り込まれたとき、それらは入力端４６上の信号によってデータレジスタＤ。

Ｒｏへ並列に転送される。選択回路ＭＰＸは１６個の入力端および出力端４４．４５のうちの１個を残りの１５個の入力端および出力端４４．４５のうちの１個に接続するように槽底されており、それにより、おるＰ−と他のＰＥＭが上記８０ビツトで衣わされるアップカップリングに従って接続される。データレジスタ５１．５２はバッファ回路Ｂｆ　Ｋ接続され、七のバッファ回路上制御する。バッファ回路Ｂｆ　Ｋよってデータレジスタ５．５ｔ５４の出力？入力端および出力端４４．４５の端子に接続することによｐ１上記端子に関する入力ま７’Ｃは出力が決定される。

第３図の前記第３回路網は第５１￥１１纂６図および第７図、第９図に関して説明した回路網の実施例にしたがって設計することができる。第６囚の前記第４回路網８も同様に設計することが可能でおる。

以上に本発明の実施例ケいくつか例示したが、さらに別の実施例も可能である。

し７’Ｃかって、本発明は上記実施例に制限されるものではなく、添付の請求の範囲円で修正が可能である。

浄１’（Ｐｉ容に変更なし）ｌＩＪｖ口ＨＩ網浄書（内容：こ変更なし）浄書（内容に変更なし）浄書（内容に変更なし）浄書（内容に変更なし）手　余光　ネ百ｊ　正　書（方式）国際調査報告

Claims

【特許請求の範囲】

１．いわゆるサーチツリー形式で記述されたプログラムの実行、いわゆるＯＲ型並列案行を主目的とし、複数のコンピユータまたはプロセツサとメモリを有するコンピユータシステムにおいて、各プロセツサ（ＰＥ１〜ＰＥｎ、ＰＥ、ＰＥＯ〜ＰＥ７、ＰＥＭ）は回路網（１，５〜７，８，１２，３８〜４１）を介してメモリモジユール（ＭＭ１〜ＭＭｎ、ＭＭ、ＭＭＯ〜ＭＭ１５、ＰＥＭ）に接続可能であり、それぞれのプロセツサに割り当てられたメモリモジユールの書込み入力群（Ｗ、Ｗｒ）に各プロセツサを同時に接線する機能を上記回路網が備えていることにより、接続メモリモジユール群に対して上記プロセツサによる情報書込みが可能になり、前記回路網にまた、前記プロセツサを前記メモリモジユール群の中のメモリモジユールの唯一の読出し出力端（Ｒ、Ｒｄ）に接続する機能を備えていることを特徴とし、さらに当該コンピユータシステムにおいて、該プロセツサ（ＰＥ１〜ＰＥｎ、ＰＥ、ＰＥＯ〜ＰＥ７、ＰＥＭ）および該メモリモジユール（ＭＭ１〜ＭＭｎ、ＭＭ、ＭＭＯ〜ＭＭ１５、ＰＥＭ）の動作状態を走査するための制御部材（２，１０，２０，４３）が設けられ、第１プロセツサが実行プログラムのサーチツリーの分岐点に達したときのようた所定の状況で前記制御部材（２，１０，２０，４３）によつて前記回路網（１，５〜７，８，１２，３８〜４１）を制御することにより、実行中でない他のプロセツサが１つのメモリモジユールの読出し出力端（Ｒ、Ｒｄ）と、第１プロセツサに接続されていた書込み入力端（Ｗ、Ｗｒ）とに接続され、分岐点に至るまでの実行時のデータが供結されることを特徴とするコンピユータシステム。
２．請求の範囲第１項において、２つのメモリモジユールにアクセス可能な場合、前記制御部材（２，１０，２０，４３）で前記回路網（１，５〜７，８，１２，３８〜４１）を制御することによつて前記最後に述べたメモリモジユール群の書込み入力端（Ｗ、Ｗｒ）の中の少なくとも別の１つに第２プロセツサが接続されることにより、前記第２プロセツサによる後続実行期間中に同一データが書き込まれることを特徴とするコンピユータシステム。
３．請求の範囲第１項または第２項において、前記制御部材に１個以上のプロセツサ（２，１０，２０，４３）が含まれ、前記制御部材が前記各プロセツサ（ＰＥ１〜ＰＥｎ、ＰＥＯ〜ＰＥ７、ＰＥＭ）と前記メモリモジユール（ＭＭ１〜ＭＭｎ、ＭＭＯ〜ＭＭ１５、ＰＥＭ）に接続され、さらに前記回路網の制御入力端（２２〜２７，４６〜４８）に接続されていることを特徴とするコンピユータシステム。
４．請求の範囲第１項、第２項または第３項において、実際のプログラムコードのコピーとインタプリテータを格納するための内部メモリを備えた一連の個別プロセツサ（ＰＥ１〜ＰＥｎ、ＰＥ、ＰＥＯ〜ＰＥ７）と、前記プロセツサの個数より多い個別メモリモジユール（ＭＭ１〜ＭＭｎ、ＭＭＯ〜ＭＭ１５）が含まれ、それらプロセツサおよびメモリモジユールが前記回路網（１，５〜８，１２）に接続されていることを特徴とするコンピユータシステム。
５．請求の範囲第１項、第２項または第３項において、複数のプロセツサ要素（ＰＥＭ）が含まれ、各プロセツサ要素にはプロセツサ（２９）とメモリモジユール（３０）が含まれ、前記プロセツサ要素（ＰＥＭ）が前記回路網（３８〜４１）に接続されていることを特徴とするコンピユータシステム。
６．請求の範囲第１項、第２項、第３項、第４項または第５項において、複数のプロセッサＰＥと複数のメモリモジユール（ＭＭ）と前記種類の回路網（５〜７）とを備えた２個以上のクラスタが含まれ、クラスタ内の各プロセツサ（ＰＥ）と各メモリモジユール（ＭＭ）が回路網（５〜７）によつて接続され、各クラスタに対応する回路網（５〜７）に接続された共通回路網（８）によつて前記クラスタ間の相互接続が行なわれ、各クラスタ内の共通回路網（８）および回路網（５〜７）がクラスタ内のプロセツサ（ＰＥ）を他のクラスタ内の１個以上のメモリモジユール（ＭＭ）の書込み入力端に接続する機能を備えていることを特徴とするコンピユータシステム。
７．請求の範囲第１項、第２項、第３項、第４項、第５項または第６項において、前記回路網（１，５〜８，１２，３８〜４１）が複数の選択回路（選択、ＭＰＸ）を含む接続回路（１３，３８〜４１）を備えており、その選択回路を介して前記制御部材（２０，４３）によつて回路の前記制御入力端（２２〜２７，４６〜４８）を制御することにより、各プロセツサ（ＰＥＯ〜ＰＥ７、ＰＥＭ）が各メモリモジユール（ＭＭＯ〜ＭＭ７、ＰＥＭ）の書込み入力端および読出し出力端に接続されることを特徴とするコンピユータシステム。
８．請求の範囲第７項において、回路（１３，３８〜４１）に複数のシフトレジスタ（Ｓ．Ｒ．）と複数のデータレジスタ（Ｄ．Ｒ．）が含まれ、各プロセツサ（ＰＥＯ〜ＰＥ７、ＰＥＭ）とメモリモジユール（ＭＭＯ〜ＭＭ１５、ＰＥＭ）の間の回路（１３，３８〜４１）の接続予定を示す複数のビットが制御部材（２０，４３）によつて直列に前記シフトレジスタに記憶され、前記選択回路（選択、ＭＰＸ）に接続されたシフトレジスタ（Ｓ．Ｒ．）からデータレジスタ（Ｄ．Ｒ．）への転送が前記制御部材によつて行なわれることを特徴とするコンピユータシステム。