JPS63501465A - インタフェイス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 インタフェイス回路 〔技術分野〕 本発明は、ディジタル伝送のためにアナログ信号を符号化し、アナログ伝送のた めにディジタル信号を復号化するインタフェイス回路に関する。

〔背景技術〕

このタイプのインクフェイス回路は、処理部と、アナログ・ループに接続するた めの一対の端子が設けられたアナログ・ポートと、ディジタル出力ポートと、デ ィジタル入力ポートとを備え、上記処理部は、上記ディジタル入力ポートと上記 アナログ・ポートとの間でディジタル入力信号をアナログ出力信号に変換する入 力路と、上記アナログ・ポートと上記ディジタル出力ポートとの間でアナログ入 力信号をディジタル出力信号に変換する出力路と、アナログ入力信号から引き出 されたディジタル信号を上記入力路に供給する交差路とを含み、上記処理部はア ナログ端子の終端インピーダンス成分を合成する構成である。

このタイプのインタフェイス回路は英国特許出願第２０８６１９６号の明細書お よび図面に示されており、電話線からのアナログ信号を符号化する回路が開示さ れている。得られたディジタル信号は、ディジタル・フィルタにより、入力ディ ジタル信号に連結して処理される。このフィルタの出力が復号化され、相互コン ダクタンス増幅器を経由して電話線に供給される。この回路では、アナログ・デ ィジタル変換器、ディジタル・フィルタおよびディジタル・アナログ変換器によ って生じる遅延のために、動作が不安定になる問題がある。

エリクソン・レビュー　（Ｅｒｉｃｓｓｏｎ　Ｒｅｖｉｅｗ）　１９８３年第３ 巻第１９２頁には、他の構成のインタフェイス回路が開示されている。このイン タフェイス回路では、アナログ端子間に抵抗器を接続し、ディジタル・フィルタ により終端インピーダンスを整合させている。この構成は、固定終端インピーダ ンスを実現するには適しているが、可変の終端インピーダンスを実現する場合、 特にインピーダンスの値域を実部および虚部の双方を変化させる必要がある場合 には問題がある。なぜなら、回路を安定させるためには、発生する終端インピー ダンスのそれぞれに対して、必要な周波数応答を維持することが困難であること が問題となる。したがって、発生する終端インピーダンスの数が比較的少ない場 合でも、必要な周波数応答を維持するためには複雑なフィルタを付加しなければ ならない。

本発明は、複数の終端インピーダンスを実現し、しかも満足できる周波数応答を 実現する上述したタイプのインタフェイス回路を提供することを目的とする。

〔発明の開示〕

本発明は上述したタイプのインタフェイス回路を提供するものであり、上述した タイプのインタフェイス回路において、アナログ・ポートの端子間に接続された 電気抵抗が可変の伝達路と、この伝達路の抵抗と処理部の特性との双方を変化さ せて上記アナログ・ポートの端子間インピーダンスを変化させる手段とを備えた ことを特徴とする。

処理部の特性が単一の変数（Ｋ）により決定され、伝達路の抵抗は上記変数の値 に対応して変化する構成であることが望ましい。この場合には、ディジタル回路 の分解能により制限されるだけで、すべての範囲の終端インピーダンスを実現で きる利点がある。

ディジタル・フィルタの伝達関数が負の遅延を実現できることが望ましく、これ は有限インパルス応答ディジタル・フィルタにより実現できる。伝達路の抵抗に 等しい数値を記憶したディジタル・スケーリング手段を有限インパルス応答フィ ルタに並列に接続することが望ましい。

このインタフェイス回路は全二重伝送システムを利用することができる。

本発明の第二の発明は伝送装置を提供するものであり、アナログ・ループと、こ のアナログ・ループからのアナログ信号を符号化してディジタル出力を生成する 手段と、ディジタル入力を復号化して上記アナログ・ループにアナログ信号を供 給する手段と、ディジタル出力の一部をディジタル入力に供給してアナログ・ル ープに対する終端インピーダンスを合成するディジタル・フィルタとを備えた伝 送装置において、アナログ・ループを終端する抵抗値可変の伝達路と、この伝達 路の抵抗値と上記ディジタル・フィルタの特性とを変化させて合成されたインピ ーダンスの値を変化させる手段とを備えたことを特徴とする。

抵抗値を可変にするには、可変利得増幅器を用いることが望ましい。

本発明の第三の発明は、加入者アナログループをディジタル入力線およびディジ タル出力線に接続する方法を提供するものであり、ディジタル出力の一部をディ ジタル・フィルタを介してディジタル入力に供給することによりアナログ・イン ピーダンスを模倣する方法において、アナログ・ループを可変抵抗で終端させ、 上記抵抗の抵抗値と上記ディジタル・フィルタの特性とを変化させることにより 模倣されたインピーダンスの値を変化させることを特徴とする。

本発明の実施例について添付図面を参照して説明する。

〔図面の簡単な説明〕

第１図は改良されたインタフェイス回路の概略図。

第２図ないし第１２図は等価システムから実施例を実現するためのステップを示 す図。

〔発明を実施するための最良の形態〕

第１図はインクフェイス回路１ｏを示す。このインタフェイス回路１０は集積回 路として製造され、処理部１１を備える。さらにこのインタフェイス回路１０は 、一対の端子１２が設けられたアナログ・ボートを備え、これらがアナログ・ル ープ１４に接続される。アナログ・ループ１４からアナログ信号を受け取ると、 この信号をディジタル信号に符号化し、ディジタル出カポ−）１５に出力する。

同様に、ディジタル入力ポート１６に入力されたディジタル入力信号を復号化し 、アナログ・ボートに出力する。

ディジタル入力信号に応答してアナログ・ポートにアナログ信号を出力する出力 路１７と、アナログ入力信号に応答してディジタル出力信号をディジタル出カポ ー目５に出力する入力路１８とに加えて、交差路１９が、アナログ入力信号から 導出されたディジタル信号を出力路に供給する。この帰還ループの目的は、アナ ログ線に対する終端インピーダンス２１の虚部を合成することにある。

差動増幅器２０は、アナログ端子１２に接続された入力端子を備え、入力電圧Ｖ を供給する。アナログ出力信号は、出力電圧に応答して変換増幅器２１により生 成される電流信号であり、■として示す。

終端インピーダンス２１の実部は伝達路２２の抵抗により提供され、この伝達路 ２２が入力Ｖと出力Ｉとの帰還路となる。伝達路２２の抵抗は処理部１１からの ディジタル信号により制御され、回路１ｏは伝達路２２の抵抗と処理部１１の特 性との双方を変化させる手段を備え、アナログ・ポートの端子間の終端インピー ダンスを所望の値に変化させることができる。

終端インピーダンスが合成された等価インタフェイス回路を第２図に示す。アナ ログ・ディジタル変換器およびディジタル・アナログ変換器については示してい ないが、これは、これらの変換器が理想的でその伝達関数が「１」であると仮定 していることによる。出力信号Ｔｘは、インバータ５１を経由して加算器５０に 供給される。加算器５０はまた、入力信号Ｒｘを受け取り、出力をスケーラ５２ に供給する。

スケーラ５２はその伝達関数がＫ　／　Ｚ　ｔである。ここでＺＴは終端インピ ーダンスである。しかし、実際には変換器により遅延が生じ、上述の変換器の伝 達関数はＺ−１およびＺ″′となる。第２図の構成では十分に素早い応答はでき ず、したがって不安定である。

ｙｇ１図の回路構成では、変換器のアナログ側に抵抗路を設け、この一方で全体 の伝達関数を維持することにより、補正用のフィルタを付加することなく所望の 周波数応答を維持できる。

第１図に示した回路の詳細な処理アルゴリズムについては、第２図の等価回路構 成から導出できる。

１、Ｋ／Ｚアの零遅延成分をに／Ｒとする。このときの残りの成分は、 Ｋ／Ｚアーに／Ｒ＝Ｋ　（Ｒ−ＺＴ”）／ＲＺアであり、得られる伝達アルゴリ ズムを第３図に示す。スケーラ５２を二つのスケーラ５３．５４に分割し、その 出力を加算器５５により連結する。

２、Ｋ／Ｒブロック５３を加算器の別の側に移すと、他のに／Ｒブロック５６が 必要となる（第４図）。

３、Ｋ／Ｒブロック５６の入力をインバータ５６の反対側に移して、−に／Ｒと する（第５図）。

４、他の加算器５７を使用してスケーラ５３の出力を加算器５５から移す（第６ 図）。

５、変換器１４および１６による遅延が伝達関数Ｚ−１であると仮定し、−に／ Ｒブロック５６の左側に、伝達関数Ｚの負遅延５８．５９を挿入する。

６、負遅延を非零遅延成分を有するブロックに組み入れるために、第８図および 第９図に示すように負遅延を移す。第１０図に示すように二重遅延と二つ負遅延 とを付加し、第１１図に示すように処理する。

７、第１１図では、ディジタル入力およびディジタル出力に直列に接続された遅 延口１およびＤ２が無視されている。

ｇ、ｚ−’が十分に小さい遅延を表すときには、二重遅延Ｚ２をＫ　（Ｒ−２， ）／ＲＺＴブロック５４に連結する。

第１２図に一般形を示すが、ｎ＋ｍが３のときには、ＣＩ　＝　Ｃ２＝　Ｃ３＝ 　Ｏ Ｃ４＝　−０，６５６２５ Ｃ５＝　＋０．２９６８７５ Ｃ６＝　−０，０７８１２５ Ｃ７＝　＋０．２３４３７５ Ｃ８＝　−０，２６５６２５ Ｃ９＝　＋０．０４６８７５ の係数を有する有限インパルス応答フィルタにより、Ｋ　（Ｒ−ＺＴ　）／ＲＺ 。

を実現できる。

第１図の構成は、所望の周波数応答を達成するために余分のフィルタを必要とせ ず、２１を変化させるために必要な伝達関数の変数は一つ（Ｋ）だけであり、そ れでいて所望の周波数応答が得られ、安定性を維持できる。

国際調査報告 −一一−−＾−−−酬一・　ＰＣＴ／ＧＢ　１１６１００７０７ＡＮＮＥＸ　Ｔ ｏ　ＴＨＥ　ＩＮＴＥＲＮＡＴＩＯＮＡＬ　５ＥＡＲＣＨＲＥＰＯＲＴ　ＯＮ

Claims (8)

【特許請求の範囲】
1. １．処理部と、 アナログ・ループに接続するための一対の端子が設けられたアナログ・ポートと 、 ディジタル出力ポートと、 ディジタル入力ポートと を備え、 上記処理部は、 上記ディジタル入力ポートと上記アナログ・ポートとの間でディジタル入力信号 をアナログ出力信号に変換する入力路と、上記アナログ・ポートと上記ディジタ ル出力ポートとの間でアナログ入力信号をディジタル出力信号に変換する出力路 と、アナログ入力信号から引き出されたディジタル信号を上記入力路に供給する 交差路と を含み、 上記処理部はアナログ端子の終端インピーダンス成分を合成する構成である インタフェイス回路において、 上記アナログ・ポートの端子間に接続された電気抵抗か可変の伝達路と、 この伝達路の抵抗と上記処理部の特性との双方を変化させて上記アナログ・ポー トの端子間インピーダンスを変化させる手段とを備えたことを特徴とするインタ フェイス回路。
2. ２．処理部の特性は単一の変数（Ｋ）により決定され、伝達路の抵抗は上記変数 の値に対応して変化する構成である請求の範囲第１項に記載のインタフェイス回 路。
3. ３．伝達路はその抵抗が上記変数に対して線形に変化する構成である請求の範囲 第２項に記載のインタフェイス回路。
4. ４．ディジタル・フィルタが負遅延を実現できる構成である請求の範囲第１項な いし第３項のいずれかに記載のインタフェイス回路。
5. ５．ディジタル・フィルタは有限インパルス応答フィルタを含む請求の範囲第１ 項ないし第４項のいずれかに記載のインタフェイス回路。
6. ６．上記伝達路の抵抗に等しい数値を記憶したディジタル・スケーリング手段が 有限インパルス応答フィルタに並列に接続された請求の範囲第５項に記載のイン タフェイス回路。
7. ７．アナログ・ループと、 このアナログ・ループからのアナログ信号を符号化してディジタル出力を生成す る手段と、 ディジタル入力を復号化して上記アナログ・ループにアナログ信号を供給する手 段と、 ディジタル出力の一部をディジタル入力に供給してアナログ・ループに対する終 端インピーダンスを合成するディジタル・フィルタと を備えた伝送装置において、 アナログ・ループを終端する抵抗値可変の伝達路と、この伝達路の抵抗値と上記 ディジタル・フィルタの特性とを変化させて合成されたインピーダンスの値を変 化させる手段とを備えたことを特徴とする伝送装置。
8. ８．ディジタル出力の一部をディジタル・フィルタを介してディジタル入力に供 給することによりアナログ・インピーダンスを模倣して、加入者アナログループ をディジタル入力線およびディジタル出力線に接続する方法において、 アナログ・ループを可変抵抗で終端させ、上記抵抗の抵抗値と上記ディジタル・ フィルタの特性とを変化させることにより模倣されたインピーダンスの値を変化 させることを特徴とする方法。