JPS6345914A - 可変遅延回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 定電流源の電流値を調整して、その定電流源に接続され
たトランジスタのエミッタ・コレクタ間電圧を変化させ
、それによって入出力間の遅延時間を変化させるもので
あり、高速動作の集積論理回路等に於けるクロック信号
位相を調整して、最適位相とすることができるものであ
る。

〔産業上の利用分野〕

本発明は、遅延時間を微調整することができる可変遅延
回路に関するものである。

論理回路等に於いては、各段の出力データをクロック信
号を用いてラッチし、そのランチ出力データを次段に入
力させ、各段に於けるデータ処理遅延時間のばらつきを
吸収して、次段に入力させる構成が採用されている。こ
のような論理回路の動作速度が数ＧＨｚ程度に高速化さ
れた場合、データ処理遅延時間も僅かとなり、クロック
信号の遅延時間も僅かで済むことになるが、各部の素子
の特性のばらつきによる遅延時間のばらつきを吸収して
、データを正しくラッチする為には、クロック信号位相
を一層正確に設定する必要がある。

従って、遅延回路としては、遅延時間を微調整できる構
成が望ましいものとなる。

〔従来の技術〕

遅延回路としては、既に各種の構成が提案されている。

例えば、第５図に示す論理処理回路３４によりデータを
処理する場合、入力端子３１がらデータが論理処理回路
３４に入力され、入力端子３２からクロック信号がゲー
ト回路３３を介して論理処理回路３４に動作タイミング
を与える為に加えられると共に遅延回路３５に加えられ
る。

その論理処理回路３４の出力データはフリップフロン１
３６のデータ端子りに加えられ、遅延回路３５により遅
延されたクロック信号はフリップフロップ３６のクロッ
ク端子Ｃに加えられ、出力端子Ｑから出力端子３７にラ
ッチデータが出力される。

遅延回路３５番才、論理処理回路３４に於ける処理遅延
時間に相当する時間の遅延時間をクロック信号に与える
為のものであり、ゲート回路の遅延時間を利用した構成
が一般的である。例えば、単一のゲート回路の遅延時間
の３倍の遅延時間が必要な場合は、３個のゲート回路３
８，３９．４０を縦続接続して構成されている。従って
、論理処理回路３４により処理されたデータは、フリッ
プフロップ３６によりラッチされ、出力端子３７がら次
段に加えられ、出力データは、常に遅延回路３５を介し
たクロック信号位相に同期したものとなる。

（発明が解決しようとする問題点〕 ゲート回路の遅延時間を利用した従来の遅延回路に於い
ては、前述のように、単一のゲート回路の遅延時間の整
数倍の遅延時間が得られるが、端数の遅延時間を得るこ
とは出来なかった。従って、遅延時間の微調整は困難で
あった。

又総てを集積回路化した場合に、素子のばらつきによる
遅延時間のばらつきがあり、高速動作の論理処理回路３
４の出力データをランチする場合には、そのばらつきが
無視できないことがある。

即ち、設計値からの遅延時間のずれが大きいと、論理処
理回路３４の出力データをフリップフロップ３６に正し
くランチすることができないものとなり、その為にデー
タ処理速度を遅くしなければならなくなる。即ち、クロ
ック信号位相を最適化できないことにより、動作速度を
向上することができない場合があった。

本発明は、微調整により所望の遅延時間を容易に得るこ
とができる可変遅延回路を提供することを目的とするも
のである。

〔問題点を解決するための手段〕

本発明の可変遅延回路は、第１図を参照して説明すると
、差動増幅器や電流切替回路等のような差動対を構成す
る２個のトランジスタ１．２のエミッタを共通に接続し
、そのトランジスタ１，２のベースを入力端子ＩＮに、
コレクタを出力端子ＯＵＴにそれぞれ接続し、エミッタ
を定電流源３に接続し、定電流源３の電流値を調整して
、トランジスタ１，２のエミッタ・コレクタ間電圧を変
化させて、入出力端子間の遅延時間を変化させるもので
ある。

〔作用〕

定電流源３の電流値を調整することにより、トランジス
タ１．２のエミッタ・コレクタ間電圧が変化され、定電
流ａ３の電流値を小さく設定した場合に、第２図の点線
で示す出力特性となったとすると、電流値を大きく設定
した場合は、実線で示す出力特性となる。即ち、出力振
幅が大きくなるが、トランジスタ１，２の特性が変化し
て、出力変化が緩くなる。それによって、電流値が小さ
い場合に比較して電流値を大きくすると、ｔの遅延時間
が得られる。この遅延時間ｔは、定電流源３の電流値を
調整することにより、微調整することができる。

〔実施例〕

以下図面を参照して本発明の実施例について詳細に説明
する。

第３図は本発明の実施例の回路図であり、１１．１２．
１３．１７はトランジスタ、１４，１５．１６，１８．
１９は抵抗、２０は可変抵抗、ＩＮは入力端子、ＯＵＴ
は出力端子、■ＥＥは電源電圧である。トランジスタ１
１．１２のベースを入力端子ＩＮに接続し、コレクタを
出力端子ＯＵＴに接続し、エミッタを共通に接続して定
電流源を構成するトランジスタ１３のコレクタに接続し
、そのエミッタを抵抗１６を介して電源に接続し、ベー
スをダイオード接続のトランジスタ１７のベースに接続
して、トランジスタ１３．１７によりカレントミラー回
路を構成し、可変抵抗２０により、そのカレントミラー
回路の入力電流を調整する構成としたものである。

従って、可変抵抗２０を調整してトランジスタ１７に流
れる電流を調整することにより、定電流源を構成するト
ランジスタ１３に流れる電流値が設定される。この可変
抵抗２０を集積回路端子に接続する構成とすることによ
り、集積回路化したトランジスタ１１，１２．１３等に
よる可変遅延回路の遅延時間を、外部から任意に調整す
ることが可能となる。

又定電流源の電流調整手段としては、前述のカレントミ
ラー回路以外に、他の手段を採用することも勿論可能で
ある。

第３図に示す実施例の可変遅延回路では、所望の遅延時
間が得られない場合は、多段に縦続接続すれば良いこと
になる。例えば、第４図に示すように、可変遅延回路２
１．２２をゲート回路２５を介在して縦続接続し、その
可変遅延回路２１．２２の前段及び後段にもゲート回路
２４．２６を接続し、可変抵抗２３により可変遅延回路
２１゜２２の遅延時間を調整することができる。この場
合、可変遅延回路２１．２２による遅延時間の和が入力
端子と出力端子との間の遅延時間となる。

又第４図に於いては、可変遅延回路２１．２２に共通に
可変抵抗２３を接続した構成を示しているが、個々に可
変抵抗を接続して、遅延時間を別個に調整することも可
能である。又可変遅延回路２１の出力振幅が、第２図に
示すように、遅延時間の調整に対応して変化するが、次
段のゲート回路２５により整形され、又可変遅延回路２
２の出力振幅が変化した場合も、次段のゲート回路２６
により整形される。従って、所望の波形の遅延したクロ
ック信号を出力することができる。

〔発明の効果〕

以上説明したように、本発明は、２個のトランジスタ１
．２のエミッタを共通に接続して定電流源３を接続した
ものであり、その定電流源３の電流値を調整することに
より、トランジスタ１，２のエミッタ・コレクタ間電圧
を変化させて、入出力端子間の遅延時間を調整するもの
である。従っ°乙遅延時間の微調整が容易であり、１段
で遅延時間が不足の場合は、多段接続すれば容易に所望
の遅延時間を得ることができる。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の詳細な
説明図、第３図は本発明の実施例の回路図、第４図は本
発明の実施例の多段構成の説明図、第５図は従来例の説
明図である。 １．２はトランジスタ、３は定電流源、ＩＮは入力端子
、ＯＵＴは出力端子、１１，１２．１３．１７はトラン
ジスタ、１４，１５，１６．１８．１９は抵抗、２０は
可変抵抗である。

Claims (1)

1. 【特許請求の範囲】 入力端子（ＩＮ）をベースに接続し、出力端子（ＯＵＴ
   ）をコレクタに接続した２個のトランジスタ（１、２）
   のエミッタを共通に接続し、該エミッタに定電流源（３
   ）を接続し、 該定電流源（３）の電流値を調整して前記トランジスタ
   （１、２）のエミッタ・コレクタ間電圧を変化させ、前
   記入力端子（ＩＮ）と出力端子（ＯＵＴ）との間の遅延
   時間を変化させる構成を備えた ことを特徴とする可変遅延回路。