JPS6343785B2 - - Google Patents
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- Publication number
- JPS6343785B2 JPS6343785B2 JP9126679A JP9126679A JPS6343785B2 JP S6343785 B2 JPS6343785 B2 JP S6343785B2 JP 9126679 A JP9126679 A JP 9126679A JP 9126679 A JP9126679 A JP 9126679A JP S6343785 B2 JPS6343785 B2 JP S6343785B2
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- JP
- Japan
- Prior art keywords
- voltage
- input
- operational amplifier
- impedance
- output
- Prior art date
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- Expired
Links
- 230000005669 field effect Effects 0.000 claims description 13
- 239000008188 pellet Substances 0.000 claims description 6
- 230000001105 regulatory effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000000284 extract Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001131 transforming effect Effects 0.000 description 1
Description
【発明の詳細な説明】
本発明は、改良されたアナログ除算器に関する
ものである。
ものである。
従来、この種の除算器は、まず、２つの入力Ａ
およびＢを対数変換した後減算を行ない、その結
果を逆対数変換してＣ＝Ａ／Ｂを得ていた。従つ
てこの方式によれば、２つの対数変換器、減算器
および逆対数変換器の４機能を必要とするのみで
なく、さらにこれらの変換器の温度変化に伴なう
ドリフトに対して補償回路を設ける必要があり、
ますます複雑な回路構成になるという欠点があつ
た。
およびＢを対数変換した後減算を行ない、その結
果を逆対数変換してＣ＝Ａ／Ｂを得ていた。従つ
てこの方式によれば、２つの対数変換器、減算器
および逆対数変換器の４機能を必要とするのみで
なく、さらにこれらの変換器の温度変化に伴なう
ドリフトに対して補償回路を設ける必要があり、
ますます複雑な回路構成になるという欠点があつ
た。
本発明は、上記従来例の欠点を解消するため
に、１つのペレツト上に形成され、特性の揃つた
２つのトランジスタと演算増幅器とで構成した電
圧・インピーダンス変換器と、この電圧・インピ
ーダンス変換器の出力インピーダンスに流れる電
流を規制するための入力手段を有し、この入力手
段に入力した電圧を電圧・インピーダンス変換器
に入力した電圧で除算した除算電圧を出力するよ
うにした、簡単な構成で温度補償の容易な、高精
度のアナログ除算器を提供するものである。以
下、図面により実施例を詳細に説明する。
に、１つのペレツト上に形成され、特性の揃つた
２つのトランジスタと演算増幅器とで構成した電
圧・インピーダンス変換器と、この電圧・インピ
ーダンス変換器の出力インピーダンスに流れる電
流を規制するための入力手段を有し、この入力手
段に入力した電圧を電圧・インピーダンス変換器
に入力した電圧で除算した除算電圧を出力するよ
うにした、簡単な構成で温度補償の容易な、高精
度のアナログ除算器を提供するものである。以
下、図面により実施例を詳細に説明する。
第１図は、本発明の１実施例を示したもので、
OP1，OP2は直流的にも交流的にも高入力インピ
ーダンスの演算増幅器、また、入力オフセツト電
圧はないものとする。Q1，Q2は同一ペレツト上
に接近して形成され、諸特性がほとんど等しく、
特に相互コンダクタンス（gm）を一致させた電
界効果型トランジスタである。電界効果型トラン
ジスタQ1およびQ2はいずれもソース接地とし
（Q2は仮想接地）、ゲートは互いに接続され、抵
抗器RGを介して演算増幅器OP1の出力端に接続さ
れている。電界効果型トランジスタQ1のドレイ
ンは定電流源Ｓに接続されているとともに、演算
増幅器OP1の非反転入力に接続されており、演算
増幅器OP1、電界効果型トランジスタQ1、抵抗器
RGで負帰還増幅器を構成している。
OP1，OP2は直流的にも交流的にも高入力インピ
ーダンスの演算増幅器、また、入力オフセツト電
圧はないものとする。Q1，Q2は同一ペレツト上
に接近して形成され、諸特性がほとんど等しく、
特に相互コンダクタンス（gm）を一致させた電
界効果型トランジスタである。電界効果型トラン
ジスタQ1およびQ2はいずれもソース接地とし
（Q2は仮想接地）、ゲートは互いに接続され、抵
抗器RGを介して演算増幅器OP1の出力端に接続さ
れている。電界効果型トランジスタQ1のドレイ
ンは定電流源Ｓに接続されているとともに、演算
増幅器OP1の非反転入力に接続されており、演算
増幅器OP1、電界効果型トランジスタQ1、抵抗器
RGで負帰還増幅器を構成している。
以上のように構成された一点鎖線枠１内の回路
において、演算増幅器OP1の反転入力に入力電圧
EiBを印加すると演算増幅器OP1の出力電圧が電
界効果型トランジスタQ1のゲートに印加され、
ドレインの電位が入力電圧EiBに等しくなるよう
に作用し、このときの電界効果型トランジスタ
Q1のドレイン・ソース間の内部インピーダンス
をZ1とすると、次の関係式がなり立つ。
において、演算増幅器OP1の反転入力に入力電圧
EiBを印加すると演算増幅器OP1の出力電圧が電
界効果型トランジスタQ1のゲートに印加され、
ドレインの電位が入力電圧EiBに等しくなるよう
に作用し、このときの電界効果型トランジスタ
Q1のドレイン・ソース間の内部インピーダンス
をZ1とすると、次の関係式がなり立つ。
Z1＝EiB／Ic (1)
ただし、EiBの動作範囲は０EiB（＋）Ｖ、
Icは定電流源Ｓより流出する電流 一方、電界効果型トランジスタQ1と同一ペレ
ツト上に形成され、諸特性がほとんど等しく、特
に相互コンダクタンス（gm）を一致させた他方
の電界効果型トランジスタQ2にも、一方の電界
効果型トランジスタQ1と等しいゲート電圧が印
加されるので、ドレイン・ソース間の内部インピ
ーダンスZ2もZ1と等しくなり、しかも、両トラン
ジスタQ1およびQ2は同一ペレツト上に形成され
ているので、外部からの温度による影響も等しく
受け、一方のトランジスタで発生した熱は直ちに
他方のトランジスタに伝達されて同様に温度上昇
し、相互コンダクタンス（gm）も同じように変
化して、結果的に Z1＝Z2＝EiB／Ic (2) を得ることができる。即ち、第１図における一点
鎖線枠１内の回路は入力電圧に比例した出力イン
ピーダンスを取り出す電圧・インピーダンス変換
器である。
Icは定電流源Ｓより流出する電流 一方、電界効果型トランジスタQ1と同一ペレ
ツト上に形成され、諸特性がほとんど等しく、特
に相互コンダクタンス（gm）を一致させた他方
の電界効果型トランジスタQ2にも、一方の電界
効果型トランジスタQ1と等しいゲート電圧が印
加されるので、ドレイン・ソース間の内部インピ
ーダンスZ2もZ1と等しくなり、しかも、両トラン
ジスタQ1およびQ2は同一ペレツト上に形成され
ているので、外部からの温度による影響も等しく
受け、一方のトランジスタで発生した熱は直ちに
他方のトランジスタに伝達されて同様に温度上昇
し、相互コンダクタンス（gm）も同じように変
化して、結果的に Z1＝Z2＝EiB／Ic (2) を得ることができる。即ち、第１図における一点
鎖線枠１内の回路は入力電圧に比例した出力イン
ピーダンスを取り出す電圧・インピーダンス変換
器である。
演算増幅器OP2は、電界効果型トランジスタQ2
の内部インピーダンスZ2と抵抗器R0とで一般の
反転増幅器を構成している。そして、入力電圧
EiAと出力電圧Eputの間に周知の次式が成立する。
の内部インピーダンスZ2と抵抗器R0とで一般の
反転増幅器を構成している。そして、入力電圧
EiAと出力電圧Eputの間に周知の次式が成立する。
Eput＝−R0／Z2EiA (3)
従つて、(2)式と(3)式から
Eput＝−R0IcEiA／EiB＝K1EiA／EiB (4)
ただし、K1＝−R0Ic
入力電圧EiA、EiBの動作範囲は、
０EiA（＋）Ｖ
０EiB（＋）Ｖ
を得ることができる。即ち、反転増幅器の入力電
圧EiAを電圧・インピーダンス変換器の入力電圧
EiBで除算した除算電圧を反転増幅器の出力電圧
として得ることができる。
圧EiAを電圧・インピーダンス変換器の入力電圧
EiBで除算した除算電圧を反転増幅器の出力電圧
として得ることができる。
第２図は、本発明の他の実施例を示したもの
で、一点鎖線枠２内の回路は第１図に示した一点
鎖線枠１内の回路と同様の機能を有する電圧・イ
ンピーダンス変換器であり、この電圧・インピー
ダンス変換器の入力電圧EiBに比例した出力イン
ピーダンスをトランジスタQ2の内部インピーダ
ンスとして取り出し、これを出力負荷抵抗R0に
対する定電流回路を構成するためのインピーダン
スとして使用している。即ち、トランジスタQ2
の内部インピーダンスZ2と演算増幅器OP2および
トランジスタQ3とで抵抗器R1に対する定電流回
路を構成し、この定電流回路と抵抗器R1、抵抗
器R2、演算増幅器OP3およびトランジスタQ4と
で出力負荷抵抗R0に対する定電流回路を構成し
ている。そして演算増幅器OP2の入力電圧EiAと
出力電圧Eputの間に次式が成立する。
で、一点鎖線枠２内の回路は第１図に示した一点
鎖線枠１内の回路と同様の機能を有する電圧・イ
ンピーダンス変換器であり、この電圧・インピー
ダンス変換器の入力電圧EiBに比例した出力イン
ピーダンスをトランジスタQ2の内部インピーダ
ンスとして取り出し、これを出力負荷抵抗R0に
対する定電流回路を構成するためのインピーダン
スとして使用している。即ち、トランジスタQ2
の内部インピーダンスZ2と演算増幅器OP2および
トランジスタQ3とで抵抗器R1に対する定電流回
路を構成し、この定電流回路と抵抗器R1、抵抗
器R2、演算増幅器OP3およびトランジスタQ4と
で出力負荷抵抗R0に対する定電流回路を構成し
ている。そして演算増幅器OP2の入力電圧EiAと
出力電圧Eputの間に次式が成立する。
Eput＝R1・R0／Z2・R2EiA (5)
従つて、(5)式に(2)を代入すると、
Eput＝R1・R0・Ic／R2・EiA／EiB
＝k2・EiA／EiB (6)
ただし、k2＝R1・R0・Ic／R2
入力電圧EiA、EiBの動作範囲は
０EiA（＋）Ｖ
０EiB（＋）Ｖ
を得ることができる。
なお、入力電圧としてプラスおよびマイナスの
全領域を使用するときは、両入力に絶対値回路を
挿入すればよい。また、以上は直流信号の場合に
ついて説明したが、各入力に適宜バイアス電圧を
与えることにより交流信号も同様の構成で扱うこ
とができる。
全領域を使用するときは、両入力に絶対値回路を
挿入すればよい。また、以上は直流信号の場合に
ついて説明したが、各入力に適宜バイアス電圧を
与えることにより交流信号も同様の構成で扱うこ
とができる。
以上説明したように、本発明によれば、同一ペ
レツト上に特性のそろつた２つのトランジスタを
形成し、しかもこの２つのトランジスタを温度条
件が等しい状態に常に保つことができるから両者
の特性を常に同等に保つことができ、この２つの
トランジスタと演算増幅器とで構成する電圧・イ
ンピーダンス変換器の入力電圧に比例したインピ
ーダンスを取り出し、このインピーダンスに流れ
る電流を規制するための入力手段に入力した電圧
を電圧・インピーダンス変換器に入力した電圧で
除算した除算電圧を出力させることができ、簡単
な構成で動作範囲の広いアナログ除算器が得られ
る利点がある。
レツト上に特性のそろつた２つのトランジスタを
形成し、しかもこの２つのトランジスタを温度条
件が等しい状態に常に保つことができるから両者
の特性を常に同等に保つことができ、この２つの
トランジスタと演算増幅器とで構成する電圧・イ
ンピーダンス変換器の入力電圧に比例したインピ
ーダンスを取り出し、このインピーダンスに流れ
る電流を規制するための入力手段に入力した電圧
を電圧・インピーダンス変換器に入力した電圧で
除算した除算電圧を出力させることができ、簡単
な構成で動作範囲の広いアナログ除算器が得られ
る利点がある。
第１図は、本発明の１実施例の回路図、第２図
は、本発明の他の実施例の回路図である。 Q1，Q2…トランジスタまたは電界効果型トラ
ンジスタ、OP1，OP2…演算増幅器、Ｓ…定電流
源。
は、本発明の他の実施例の回路図である。 Q1，Q2…トランジスタまたは電界効果型トラ
ンジスタ、OP1，OP2…演算増幅器、Ｓ…定電流
源。
Claims (1)
- １ １つのペレツト上に形成され、特性の揃つた
２つのトランジスタまたは電界効果型トランジス
タ、この２つのトランジスタのベースまたはゲー
トに出力を印加するようにした演算増幅器、前記
２つのトランジスタのうち一方のトランジスタの
コレクタまたはドレインと前記演算増幅器の非反
転入力とに接続された定電流源からなる電圧・イ
ンピーダンス変換器と、この電圧・インピーダン
ス変換器の出力インピーダンスに流れる電流を規
制するための入力手段と、この入力手段に入力さ
れた電圧を前記電圧・インピーダンス変換器に入
力された電圧で除算した除算電圧を出力するよう
にした出力手段とからなることを特徴とするアナ
ログ除算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9126679A JPS5616267A (en) | 1979-07-18 | 1979-07-18 | Analog divider |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9126679A JPS5616267A (en) | 1979-07-18 | 1979-07-18 | Analog divider |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5616267A JPS5616267A (en) | 1981-02-17 |
| JPS6343785B2 true JPS6343785B2 (ja) | 1988-09-01 |
Family
ID=14021617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9126679A Granted JPS5616267A (en) | 1979-07-18 | 1979-07-18 | Analog divider |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5616267A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004320553A (ja) * | 2003-04-17 | 2004-11-11 | Asahi Kasei Microsystems Kk | 補償回路 |
| US8618862B2 (en) * | 2010-12-20 | 2013-12-31 | Rf Micro Devices, Inc. | Analog divider |
-
1979
- 1979-07-18 JP JP9126679A patent/JPS5616267A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5616267A (en) | 1981-02-17 |
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