JPS634347A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリ装置に係り、例えばインサーキットエミ
ュレータに適用して有効な技術に関するものである。

〔従来技術〕

マイクロコンピュータ応用機器の開発において、その応
用システムのデバッグやそのシステムに詳細な評価を与
えるため、インサーキットエミュレータを用いることが
できる。

斯るインサーキットエミュレータは、ソフトウェア開発
用の親計算機などのシステム開発装置と、開発中の応用
機器との間に接続され、その応用機器に含まれるマイク
ロコンピュータ（ターゲットマイクロコンピュータ）の
機能を代行する一方でデバッガ−としての機能を持ち、
詳細なシステムデバッグを支援するマイクロコンピュー
タシステムの開発ツールである。

従来のインサーキットエミュレータは、例えば昭和５９
年１１月３０日オーム社発行のｒＬＳＩハンドブックＪ
　Ｐ２Ｓ５乃至Ｐ５６３に記載されるように、ターゲッ
トマイクロコンピュータの機能を代行するエミユレーシ
ョン用のスレーブマイクロコンピュータが設けられると
共に、エミュレーションや各種デバッグ機能を実現する
ためのエミュレーション制御部、ブレークポイント制御
部、トレースメモリ部、及びそれらの制御を司るための
マスクマイクロコンピュータなどが内蔵されて成る。

斯るインサーキットエミュレータは、その本体から延長
されたケーブルの先端が応用機器に含まれるターゲット
マイクロコンピュータ用ソケットに結合されることによ
り、上記スレーブマイクロコンピュータがターゲットマ
イクロコンピュータの機能を代行するようなエミュレー
ション機能を備える。更に、エミュレーション実行中に
各種データやステータス信号などをサンプリングし、そ
れをトレース用メモリなどに格納するトレース機能や、
スレーブマイクロコンピュータによる応用機器の制御動
作を停止させるブレーク機能などの各種デバッグ機能が
備えられている。

ところで、インサーキットエミュレータにおいて、応用
機器側空間に割り当てられたメモリに対するマスタマイ
クロコンピュータによるリード・ライト動作は、エミュ
レーション動作即ち応用機器側のプログラムの実行を一
時的に停止させた状態で行なうようになっている。例え
ば、スレーブマイクロコンピュータの応用機器に対する
プログラムの実行中に所定時間毎に斯るプログラムの実
行に対して待ち状態を作り、そのとき必要に応じてマス
クマイクロコンピュータにメモリのリード・ライト動作
を可能とする。

〔発明が解決しようとする問題点〕

しかしながら、本発明者等の検討によれば、上記したエ
ミュレーション動作の実行中に待ち状態を作ってマスタ
マイクロコンピュータにメモリのリード・ライト動作を
可能とする技術では、モータの回転制御などのように厳
密な時間管理の下でプログラムの実行が必要とされるよ
うな応用機器に対しては、断る待ち状態においてプログ
ラムの実行が途切れることにより、そのプログラムによ
って制御されるべきサーボモータなどの機器が制御状態
を脱して暴走する虞のあることが明らかにされた。

本発明の目的は、メモリをアクセス可能な第１データ処
理装置によるプログラムの実行中に、斯るプログラムの
実行を停止させることなく、第２データ処理装置によっ
て上記メモリをアクセスすることかできるメモリ装置を
提供することにある。

本発明の前記並びにそのほかの目的と新規な特徴は、本
明細書の記述及び添付図面から明らかになるであろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

即ち、データの書き換え可能なメモリにアドレスデータ
の供給とデータの入出力とを可能に夫々共通接続される
第１及び第２データ処理装置が含まれるインサーキット
エミュレータにおいて、上記第１データ処理装置を同期
動作制御させるためのシステムクロック信号におけるメ
モリの非アクセスサイクルを指示するようなロウレベル
期間中の所定時期に、上記第２データ処理装置によるメ
モリのアクセスを可能とするようにデータ及びアドレス
データの入出力制御を行なう制御手段を設けたものであ
る。

〔作　用〕

上記した手段によれば、第１データ処理装置の同期制御
動作用のシステムクロック信号のハイレベル期間中に斯
る第１データ処理装置によってアクセス可能なメモリは
、システムクロック信号のロウレベル期間中の所定時期
に上記第２データ処理装置によってアクセス可能にされ
るから、第１データ処理装置によるエミュレーションの
ためのプログラムの実行中に、斯るプログラムの実行を
停止させることなく、第２データ処理装置による上記メ
モリのアクセスが達成される。

〔実施例〕

第１図は本発明に係るメモリ装置の１実施例を示す構成
ブロック図である。同図に示される構成は、インサーキ
ットエミュレータに適用されるもので、特に制限されな
いが、公知の半導体集積回路製造技術によって形成され
る。

インサーキットエミュレータに適用される第１図のメモ
リ装置は、図示しないマイクロコンピュータ応用機器に
含まれるターゲットマイクロコンピュータの機能を代行
してその応用機器の動作制御即ちエミュレーションを行
なうためのスレーブマイクロコンピュータＳＭＣＵ、及
び各種デバッグ機能を達成するための制御を司るマスタ
マイクロコンピュータＭＭＣＵが含まれる。上記スレー
ブマイクロコンピュータＳＭＣＵは、代行制御という性
質上、少なくとも図示しないターゲットマイクロコンピ
ュータと同等の機能を有し、例えば、ＴＴＬ　（トラン
ジスタ・トランジスタ・ロジック）回路によって構成さ
れる。

通常、インサーキットエミュレータには、書き換え可能
なプログラム格納用メモリやエミュレーション実行中に
各種データなどをサンプリングし。

それを格納するトレースメモリなどの各種メモリが含ま
れるが、本実施例では代表的に１つのトレースメモリＴ
Ｍが示される。斯るトレースメモリＴＭは、特に制限さ
れないが、データの書き換え可能なＲＡＭ　（ランダム
・アクセス・メモリ）のような半導体記憶装置から構成
され、データ入出力端子Ｔｄａｔａ、アドレス入力端子
Ｔ　ａｄｄｒｅｓｓ、及びリード・ライト信号入力端子
Ｔｒνなどが設けられている。

本実施例は、上記スレーブマイクロコンピュータＳＭＣ
Ｕによるエミュレーション動作中に、斯るプログラムの
実行を停止させることなく、マスクマイクロコンピュー
タＭＭＣＵによって上記トレースメモリＴＭをアクセス
することができるメモリ装置である。

斯る装置において、スレーブマイクロコンピュータＳＭ
ＣＵ側には、同マイクロコンピュータＳＭＣＵのデータ
入出力端子Ｓ　ｄａｔａに結合されるスレーブデータバ
スＳＤＢ、及びそのアドレス出力端子Ｓ　ａｄｄｒｅｓ
ｓに結合されるスレーブアドレスバスＳＡＢが設けられ
る。また、マスタマイクロコンピュータＭＭＣＵ側には
、同マイクロコンピュータＭＭＣＵのデータ入出力端子
Ｍｄａｔａに結合されるマスタデータバスＭＤＢ、及び
そのアドレス出力端子Ｍａｄｄｒｅｓｓに結合されるマ
スタアドレスバスＭＡＢが設けられる。

上記トレースメモリＴＭは、そのデータ入出力端子Ｔｄ
ａｔａが双方向データバッファ回路ＤＢＵＦを介して上
記スレーブデータバスＳＤＢに結合されると共に、その
アドレス入力端子Ｔａｄｄｒｅｓｓがアドレスバッファ
回路ＡＢＵＦを介してスレーブアドレスバスＳＡＢに結
合され、更に、スレーブマイクロコンピュータＳＭＣＵ
から出力されるスレーブリード・ライト信号ＳＲ／Ｗが
出力バッファ回路５ＢＵＦを介してトレースメモリＴＭ
のリード・ライト信号入力端子Ｔｒｗに供給されるよう
になっている。なお、上記双方向データバッファ回路Ｄ
ＢＵＦ、アドレスバッファ回路ＡＢＵＦ、及び出力バッ
ファ回路５ＢＵＦは夫々後述するタイミングコントロー
ラＣ０ＮＴから出力される切り換え制御信号φｓｅの反
転レベル信号が供給され、特に制限されないが、その切
り換え制御信号φｓｅがロウレベルにされることによっ
て夫々入力動作成いは出力動作可能な状態にされる。

次に上記トレースメモリＴＭがマスタマイクロコンピュ
ータＭＭＣＵによってアクセスされ得る構成を説明する
。

先ス、トレースメモリＴＭとマスクマイクロコンピュー
タＭ　Ｍ　ＣＵとの間でデータの人出力を可能にするた
め、トレースメモリＴＭのデータ入出力端子Ｔ　ｄａｔ
ａに入力端子Ｄ１が結合されると共に、マスタデータバ
スＭＤＢに出力端子Ｑ１が結合された読み出し用データ
ラッチ回路ＤＬＡＴＩと、マスタデータバスＭＤＢに入
力端子Ｄ２が結合されると共に、トレースメモリＴＭの
データ入出力端子Ｔｄａｔａに出力端子Ｑ２が結合され
た書き込み用データラッチ回路ＤＬＡＴ２が設けられる
。更に、マスタマイクロコンピュータＭ　Ｍ　ＣＵのデ
ータ入出力端子Ｍｄａｔａから出力されるアドレスデー
タをトレースメモリＴＭに供給するために、入力端子Ｄ
３がマスタデータバスＭＤＢに結合されると共に出力端
子Ｑ３がトレースメモリＴＭのアドレス入力端子Ｔ　ａ
ｄｄｒｅｓｓに結合されるアドレスラッチ回路ＡＬＡＴ
が設けられる。

上記各ラッチ回路ＤＬＡＴＩ、ＤＬＡＴ２、及びＡＬＡ
Ｔ３は、タイミングコントローラＣ０ＮＴから出力され
る切り換え制御信号φｓｅと、マスタアドレスバスＭＡ
Ｂを介してマスタマイクロコンピュータＭＭＣＵのアド
レス出力端子ＭａｄｄｒｅｓＳに結合されるデコーダ回
路ＤＥＣから出力される選択信号Ｓ１、Ｓ２、Ｓ３とに
よってその入出力動作制御が行なわれるようになってい
る。即ち、上記読み出し用データラッチ回路ＤＬＡＴＩ
は、その入力制御端子ＩＣＩに供給される切り換え制御
信号φｓｅが特に制限されないがハイレベルにされるこ
とによってデータをラッチし、また、その出力制御端子
ＯＣＩに供給される選択信号ｓ１が特に制限されないが
ハイレベルにされることによって、それにラッチされて
いるデータを出力する。

上記書き込み用データラッチ回路ＤＬＡＴ２は、その入
力制御端子ＩＣ２に供給される選択信号Ｓ２が特に制限
されないがハイレベルにされることによってデータをラ
ッチし、また、その出力制御端子○Ｃ２に供給される切
り換え制御信号φｓｅが特に制限されないがハイレベル
にされることによって、それにラッチされているデータ
を出力する。

上記アドレスラッチ回路ＤＬＡＴ３は、その入力制御端
子ＩＣ３に供給される選択信号ｓ３が特に制限されない
がハイレベルにされることによってアドレスデータをラ
ッチし、また、その出力制御端子ＯＣ３に供給される切
り換え制御信号φ３８が特に制限されないがハイレベル
にされることによって、それにラッチされているアドレ
スデータを出力する。

マスクマイクロコンピュータＭＭＣＵからトレースメモ
リＴＭに対してリード・ライト動作の指示を与えるため
、入力端子Ｄ４がマスタデータバスＭＤＢに結合された
データラッチ回路ＤＬＡＴ４が設けられる。斯るデータ
ラッチ回路ＤＬＡＴ４は、そのラッチ制御端子Ｌ４に供
給される選択信号Ｓ４が特に制限されないがハイレベル
にされることによってマスタリード・ライトデータＭＲ
／Ｗをラッチし、それをバッファ回路ＭＢＵＦを介して
トレースメモリＴＭに供給可能とする。尚、上記バッフ
ァＭ　Ｂ　Ｕ　Ｆは、切り換え制御信号φｓｅによって
出力動作制御され、特に制限されないが斯る切り換え制
御信号φｓｅがハイレベルにされるときデータの出力可
能状態にされる。

ここで、上記切り換え制御信号φｓｅは、スレーブマイ
クロコンピュータＳ　Ｍ　ＣＵからトレースメモリＴＭ
に対するアクセスと、マスタマイクロコンピュータＭＭ
ＣＵがらトレースメモリＴＭに対するアクセスとを選択
的に切り換え可能とするための信号である。この切り換
え制御信号φｓｅを形成するタイミングコントローラＣ
０ＮＴは、スレーブマイクロコンピュータＳＭＣＵを同
期制御させるためのシステムクロック信号ＥＣＬＫと、
マスタマイクロコンピュータＭＭＣＵからトレースメモ
リＴＭに出力されるアクセス要求データＭＡＲとが供給
される。斯るアクセス要求データＭＡＲは、マスタデー
タバスＭＤＢに入力端子Ｄ５が結合されるデータラッチ
回路ＤＬＡＴ５にラッチされ、それがその出力端子Ｑ５
を介してタイミングコントローラＣ０ＮＴに供給される
。尚、上記データラッチ回路ＤＬＡＴ５は、そのラッチ
制御端子Ｌ５に上記デコーダ回路ＤＥＣがら出力される
選択信号Ｓ５が供給され、特に制限されないがその選択
信号Ｓ５がハイレベルにされることによってアクセス要
求データＭＡＲをラッチし、それをタイミングコントロ
ーラＣ０ＮＴに供給する・上記アクセス要求データＭ　
Ａ　Ｒは、特に制限されないが、そのハイレベルによっ
てマスタマイクロコンピュータＭＭＣ１Ｊからトレース
メモリＴＭに対するアクセス要求を指示する。アクセス
要求データＭ　Ａ　Ｒがロウレベルにされているとき、
言い換えるなら、マスタマイクロコンピュータＭＭＣＵ
からトレースメモリＴＭに対するアクセス要求が指示さ
れていないとき、上記タイミングコントローラＣ０ＮＴ
から出力される切り換え制御信号φｓｅは、常時ロウレ
ベルにされる。その結果として、上記双方向データバッ
ファ回路ＤＢＵＦ、アドレスバッファ回路ＡＢＵＦ、及
びバッファ回路５ＢＵＦが動作可能な状態にされること
により、トレースメモリＴＭは、スレーブマイクロコン
ピュータＳ　Ｍ　ＣＵによってアクセス可能な状態にさ
れる。このとき、上記バッファ回路ＭＢＵＦ、アドレス
ラッチ回路ＡＬＡＴ３、及び書き込み用データラッチ回
路ＤＬＡＴ２は夫々出力動作不可能な状態にされ、且つ
読み出し用データラッチ回路ＤＬＡＴＩは入力動作不可
能な状態にされているから、トレースメモリＴＭは実質
的にマスタマイクロコンピュータＭＭＣＵから切り離さ
れて動作可能とされる。

ここで、上記スレーブマイクロコンピュータＳＭＣＵは
システムクロック信号ＥＣＬＫに同期して動作される。

斯るスレーブマイクロコンピュータＳＭＣＵによるトレ
ースメモリＴＭのアクセス可能な時期は、特に制限され
ないが、上記システムクロック信号ＥＣＬＫのハイレベ
ル期間中とされる。システムクロック信号ＥＣＬＫのロ
ウレベル期間中は、スレーブマイクロコンピュータＳＭ
ＣＵから出力されるアドレス信号やデータはそれ自体不
確定なレベル若しくはスレーブデータバスＳＤＢ及びス
レーブアドレスバスＳＡＢ上で不確定な状態にされてい
る。尚、マスタマイクロコンピュータＭＭＣＵはスレー
ブマイクロコンピュータＳＭＣＵに対して非同期で動作
される。

上記タイミングコントローラＣ０ＮＴは、スレーブマイ
クロコンピュータＳＭＣＵによってエミュレーション動
作が実行されているとき、そのスレーブマイクロコンピ
ュータＳＭＣＵによって実質的にトレースメモリＴＭを
アクセスすることができない時期、即ちシステムクロッ
ク信号ＥＣＬＫのロウレベル期間中の所定時期に、トレ
ースメモリＴＭに対してマスクマイクロコンピュータＭ
ＭＣＵによるアクセスを可能とするものである。

言い換えるなら、スレーブマイクロコンピュータＳＭＣ
Ｕによるエミュレーション動作を停止することなくマス
タマイクロコンピュータＭＭＣＵによるトレースメモリ
ＴＭのアクセスを可能とするものである。そのために、
上記アクセス要求データＭＡＲがハイレベルにされてい
るとき、言い換えるなら、マスタマイクロコンピュータ
ＭＭＣＵからトレースメモリＴＭに対するアクセス要求
が指示されているとき、上記タイミングコントローラＣ
０ＮＴは、システムクロック信号ＥＣＬＫのロウレベル
期間にほぼ同期して切り換え制御信号φｓｅをハイレベ
ルにする。切り換え制御信号φｓｅがハイレベルにされ
ると、上記バッファ回路ＭＢＵＦ、アドレスラッチ回路
ＡＬＡＴ３、及び書き込み用データラッチ回路ＤＬＡＴ
２は夫々出力動作可能な状態にされ、且つ読み出し用デ
ータラッチ回路ＤＬＡＴＩは入力動作可能な状態にされ
ている。それによって、トレースメモリＴＭは、スレー
ブＳＭＣＵと非同期で動作するマスタマイクロコンピュ
ータＭＭＣＵによってアクセス可能な状態にされる。こ
のとき、上記双方向データバッファ回路ＤＢＵＦ、アド
レスバッファ回ＮＡＢＵＦ、及びバッファ回路５ＢＵＦ
は動作不可能な状態にされることにより、トレースメモ
リＴＭは実質的にスレーブマイクロコンピュータＳＭＣ
Ｕがら切り離されて動作可能とされる。尚、切り換え制
御信号φｓｅのハイレベル期間は、スレーブマイクロコ
ンピュータＳＭＣＵによるトレースメモリＴＭのアクセ
スにおいて必要とされるデータやアドレス信号のセット
アツプタイムやホールドタイムなどとの関係において決
定され、必ずしもシステムクロック信号ＥＣＬＫのロウ
レベル期間と完全に一致するものではない。

次に第１図に示されるメモリ装置の動作を説明する。

先ず、エミュレーション動作の初期状態において、マス
タマイクロコンピュータＭＭＣＵは、デコーダ回路ＤＥ
Ｃから出力される選択信号Ｓ５をハイレベルのような選
択レベルにするためのアドレス信号を出力すると共に、
その選択信号Ｓ５によって選択されるべきデータラッチ
回路ＤＬＡＴ５にラッチすべきアクセス要求データＭＡ
Ｒを出力する。このときのアクセス要求データＭＡＲは
、トレースメモリＴＭに対するマスタマイクロコンピュ
ータＭ　Ｍ　ＣＵのアクセス要求を指示しないロウレベ
ルとされる。したがって、斯るアクセス要求データＭＡ
Ｒを受けるタイミングコントローラＣ０ＮＴは、切り換
え制御信号φｓｅをロウレベルとして出力する。その結
果として、上記双方向データバッファ回路ＤＢＵＦ、ア
ドレスバッファ回路ＡＢＵＦ、及びバッファ回路５ＢＵ
Ｆが動作可能な状態にされ、それによって、トレースメ
モリＴＭは、スレーブマイクロコンピュータＳＭＣＵに
よってアクセス可能な状態にされる。従って、スレーブ
マイクロコンピュータＳＭＣＵの動作制御に基づいてエ
ミュレーション動作が実行されるとき、その制御対象と
されるべき図示しない応用機器につながるスレーブデー
タバスＳＤＢ上のデータがトレースメモリＴＭに逐次書
き込まれて所謂トレース機能が行なわれる。尚、このと
き、上記バッファ回路ＭＢＵＦ、アドレスラッチ回路Ａ
ＬＡＴ３、及び書き込み用データラッチ回路ＤＬＡＴ２
は夫々出力動作不可能な状態にされ、且つ読み出し用デ
ータラッチ回路ＤＬＡＴＩは入力動作不可能な状態にさ
れているから、トレースメモリＴＭは実質的にマスタマ
イクロコンピュータＭＭＣＵから切り離されてその動作
が可能とされている。

上記トレース機能においてトレースメモリＴＭにサンプ
リングされたデータがエミュレーション動作中にどのよ
うに変化するかなどをシステムデバッグやシステム評価
上知る必要があるときは、スレーブマイクロコンピュー
タＳＭＣＵ側のシステムクロック信号ＥＣＬＫがロウレ
ベルにされる期間に、即ち、トレースメモリＴＭに対す
るスレーブマイクロコンピュータＳＭＣＵの非アクセス
期間に、トレースメモリＴＭがマスタマイクロコンピュ
ータＭＭＣＵによるアクセス制御下に移される。

即ち、先ず、マスタマイクロコンピュータＭＭＣＵが必
要とするデータの所在を示すアドレスデータがマスタマ
イクロコンピュータＭＭＣｔＪからマスタデータバスＭ
ＤＢに出力されると共に、デコーダ回路ＤＥＣから出力
される選択信号Ｓ３をハイレベルのような選択レベルに
するためのアドレスデータがマスタマイクロコンピュー
タＭ　Ｍ　ＣＵからマスクアドレスバスＭＡＢに出力さ
れ、その選択信号Ｓ３によって選択されるアドレスラッ
チ回路ＤＬＡＴ３に断るアドレスデータがラッチされる
。次いで、リード動作を指示するハイレベルのようなレ
ベルのマスタリード・ライトデータＭＲ／Ｗがマスタマ
イクロコンピュータＭ　Ｍ　ＣＵからマスタデータバス
ＭＤＢに出力されると共に、デコーダ回路ＤＥＣから出
力される選択信号Ｓ４をハイレベルのような選択レベル
にするためのアドレスデータがマスタマイクロコンピュ
ータＭＭＣＵからマスクアドレスバスＭＡＢに出力され
、その選択信号Ｓ４によって選択されるデータラッチ回
路ＤＬＡＴ４に斯るリード・ライトデータＭＲ／Ｗがラ
ッチされる。そして、第２図に示されるように、時刻ｔ
０において、マスクマイクロコンピュータＭＭＣＵによ
るトレースメモリＴＭのアクセス要求を意味するハイレ
ベルのようなレベルのアクセス要求データＭＡＲがマス
タマイクロコンピュータＭＭＣＵからマスタデータバス
ＭＤＢに出力されると共に、デコーダ回路ＤＥＣから出
力される選択信号Ｓ５をハイレベルのような選択レベル
にするためのアドレスデータがマスクマイクロコンピュ
ータＭ　Ｍ　ＣＴＪからマスクアドレスバスＭＡＢに出
力され、その選択信号Ｓ５によって選択されるデータラ
ッチ回路ＤＬＡＴ５に斯るアクセス要求データＭＡＲが
ラッチされる。そうすると、斯るハイレベルのアクセス
要求データＭＡＲを受けるタイミングコントローラＣ０
ＮＴから出力される切り換え制御信号φｓｅが第２図の
時刻ｔ工からｔ２の間でハイレベルにされる。切り換え
制御信号φｓｅがハイレベルにされると、アドレスラッ
チ回路ＡＬＡＴ３にラッチされているアドレスデータ及
びデータラッチ回路ＤＬＡＴ４にラッチされているマス
タリード・ライトデータＭＲ／ＷがトレースメモリＴＭ
に供給されて所定のデータがトレースメモリＴＭから読
み出され、その読み出されたデータは読み出し用データ
ラッチ回路ＤＬＡＴＩにラッチされる。当該読み出しデ
ータのラッチ動作が終了する時刻ｔ２以降におけるシス
テムクロック信号ＥＣＬＫの次のハイレベル期間である
時刻ｔ３乃至ｔ４に、少なくとも切り換え制御信号φｓ
ｅはロウレベルに反転されるから、このときスレーブマ
イクロコンピュータＳＭＣＵは必要に応じてトレースメ
モリＴＭをアクセスすることができる。なお、上記動作
において読み出し用データラッチ回路ＤＬＡＴＩにラッ
チされたデータは、特に制限されないが、時刻ｔ３乃至
ｔ４においてマスタマイクロコンピュータＭＭＣＵに供
給され、必要に応じてシステムデバッグ或いはシステム
評価のための処理が行なわれる。アクセス要求データＭ
ＡＲがハイレベルにされている限り、システムクロック
信号ＥＣＬＫが順次ロウレベルにされるタイミングにほ
ぼ同期して、上記同様トレースメモリＴＭがマスタマイ
クロコンピュータＭＭＣＵによるアクセス制御下に移さ
れる動作が繰り返される。

このように、スレーブマイクロコンピュータＳＭＣＵに
よってエミュレーション動作が実行されているとき、そ
のスレーブマイクロコンピュータＳＭＣＵによって実質
的にトレースメモリＴＭをアクセスすることができない
時期、即ちシステムクロックＭ　号Ｅ　ＣＬ　Ｋのロウ
レベル期間中の所定時期に、トレースメモリＴＭに対し
てマスタマイクロコンピュータＭＭＣＵによるデータの
読み出しが可能とされる。したがって、スレーブマイク
ロコンピュータＳ　Ｍ　ＣＵによるエミュレーション動
作を停止することなくマスクマイクロコンピュータＭＭ
ＣＵはトレースメモリＴＭをアクセスすることができる
。

また、スレーブマイクロコンピュータＳＭＣＵによって
エミュレーション動作が実行されているとき、マスクマ
イクロコンピュータＭＭＣＵが上記トレースメモリＴＭ
に必要なデータを書き込む動作も、上記同様スレーブマ
イクロコンピュータＳＭＣＵによるエミュレーション動
作を停止することなく実行される。即ち、この場合には
、トレースメモリＴＭに書き込むべきデータがマスクマ
イクロコンピュータＭＭＣＵからマスタデータバスＭＤ
Ｂに出力されると共に、デコーダ回路ＤＥＣから出力さ
れる選択信号Ｓ２をハイレベルのような選択レベルにす
るためのアドレスデータがマスクマイクロコンピュータ
Ｍ　Ｍ　ＣＵからマスクアドレスバスＭＡＢに出力され
、その選択信号Ｓ３によって選択される書き込み用デー
タラッチ回路ＤＬＡＴ２に斯る書き込みデータがラッチ
される動作と、ライト動作を指示するロウレベルのよう
なレベルのマスタリード・ライトデータＭＲ／Ｗがデー
タラッチ回路ＤＬＡＴ４にラッチされる動作とが、上記
読み出し動作と相違する。斯るデータの書き込み動作は
、上記同様タイミングコントローラＣ０ＮＴの作用によ
ってシステムクロック信号ＥＣＬＫのロウレベル期間中
の所定時期に行なわれる。このように、マスタマイクロ
コンピュータＭＭＣＵはエミュレーション動作を停止さ
せることなくその実行中にトレースメモリＴＭに所望の
データを書き込むことができる。したがって、上記トレ
ースメモリＴＭをデータの書き換え可能なプログラムメ
モリに変更した場合には、エミュレーション動作の実行
中にそのためのプログラムをリアルタイムで変更してユ
ーザの期待する状態を容易に設定することができる。

ここで、上記トレースメモリＴＭは、切り換え制御信号
φｓｅのロウレベル期間中にアクセス可能とされるから
、そのアクセス・タイムは切り換え制御信号φｓｅのロ
ウレベル期間よりも短いことが必要になる。特に本実施
例の場合、トレースメモリＴＭがマスタマイクロコンピ
ュータＭＭＣ１Ｊによってアクセスされるとき、それに
必要なアドレスデータなどは予めアドレスラッチ回路Ａ
ＬＡＴ３などに格納されているから、バスライにおいて
通常生ずる信号伝播遅延の影響を受けずに斯るアクセス
に必要なアドレスデータなどがトレースメモリＴＭにお
いて早期に確定され、それにより、マスタマイクロコン
ピュータＭＭＣＵがトレースメモリＴＭをアクセスする
ときの時間的余裕を増大させることができる。

上記実施例によれば、以下の効果を得ることができる。

（１）スレーブマイクロコンピュータＳ　Ｍ　ＣＵによ
ってエミュレーション動作が実行されているとき、その
スレーブマイクロコンピュータＳ　Ｍ　ＣＵによって実
質的にトレースメモリＴＭをアクセスすることができな
い時期、即ちシステムクロック信号ＥＣＬＫのロウレベ
ル期間中の所定時期に、トレースメモリＴＭに対してマ
スタマイクロコンピュータＭＭＣＵによるアクセスが可
能とされる。

したがって、スレーブマイクロコンピュータＳＭＣＵに
よるエミュレーション動作を停止することなくマスタマ
イクロコンピュータＭ　Ｍ　ＣＵによるトレースメモリ
ＴＭのアクセスが可能となる。

（２）上記効果より、エミュレーション動作中にトレー
スメモリなどのユーザ側メモリの内容がどのように変る
かを、斯るエミュレーション動作を停止することなく知
ることができる。

（３）上記効果（１）より、エミュレーション動作中に
プログラムメモリなどのユーザ側メモリの内容を、断る
エミュレーション動作を停止することなく書き換えてユ
ーザが期待する状態を容易に設定することができる。

（４）上記効果（２）及び（３）より、エミュレータに
おけるシステムデバッグやシステム評価の効率を著しく
向上させることができる。

以上本発明者によってなされた発明を実施例に甚づいて
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲において種々
変更可能である。

例えば、上記実施例ではトレースメモリを含むシステム
を１例として説明したが、それに限定されず、斯るメモ
リは、エミュレータの場合にはプログラムメモリなどユ
ーザ側の種々のメモリに変更可能である。また、マスク
マイクロコンピュータによるトレースメモリのアクセス
用にアドレスラッチ回路ＡＬＡＴ３などの種々のラッチ
回路を設けてシステム構成したが、それに限定されず、
例えば、マスク・リード・ライトデータＭＲ／Ｗはマス
タマイクロコンピュータのそれ専用の信号出力端子から
直接供給してもよく、また、アドレスデータはマスクア
ドレスバスＭＡＢを介して直接トレースメモリＴＭに供
給してもよい。但し、その場合には信号の伝播遅延を考
慮して切り換え制御信号φｓｅのハイレベル期間を設定
しなければならない。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるインサーキットエミ
ュレータに適用した場合について説明したが、それに限
定されるものではなく、複数のデータ処理装置によって
アクセス可能なメモリが含まれるシステムなどに広く適
用することができる。本発明は、少なくとも第１データ
処理装置によるメモリの非アクセスサイクルにおいて、
当該メモリが第２データ処理装置によってアクセス可能
とされる条件のものに適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、データの書き換え可能なメモリにアドレスデ
ータの供給とデータの入出力とを可能に夫々共通接続さ
れる第１及び第２データ処理装置が含まれるインサーキ
ットエミュレータにおいて、上記第１データ処理装置を
同期制御させるためのシステムクロック信号におけるメ
モリの非アクセスサイクルを指示するようなレベル期間
中に、上記第２データ処理装置によるメモリのアクセス
が可能とされ、それによって、第１データ処理装置によ
るエミュレーション動作中にその動作を停止することな
く第２データ処理装置はメモリをアクセスすることがで
きる。

【図面の簡単な説明】

第１図は本発明に係るメモリ装置の１実施例を示す楕成
ブロック図、 第２図は動作説明のためのタイムチャートである。 ＭＭＣ：Ｕ・・・マスタマイグロコンピュータ、ＳＭＣ
Ｕ・・・スレーブマイクロコンピュータ、ＴＭ・・・ト
レースメモリ、Ｃ０ＮＴ・・・タイミングコントローラ
、ＤＥ、Ｃ・・・デコーダ回路、ＤＬＡＴＩ・・・読み
出し用データラッチ回路、ＤＬＡＴ２・・・書き込み用
データラッチ回路、ＡＬＡＴ・・・アドレスラッチ回路
、Ｓｌ乃至Ｓ５・・・選択信号、φｓｅ・・・切り換え
制６０イ２１号。 第　　２　　図

Claims (1)

1. 【特許請求の範囲】 １、データの書き換え可能なメモリと、上記メモリにア
   ドレスデータの供給とデータの入出力とを可能に夫々共
   通接続される第１及び第２データ処理装置と、上記第１
   データ処理装置によるメモリの非アクセスサイクルにお
   いて、上記第２データ処理装置によるメモリのアクセス
   を可能とするようにデータ及びアドレスデータの入出力
   制御を行なう制御手段とを備えることを特徴とするメモ
   リ装置。 ２、上記制御手段は、第１データ処理装置を同期制御動
   作させるためのシステムクロック信号が供給され、斯る
   システムクロック信号におけるメモリの非アクセスサイ
   クルを指示するレベル期間中の所定時期に、上記第２デ
   ータ処理装置によるメモリのアクセスを可能とすもので
   あることを特徴とする特許請求の範囲第１項記載のメモ
   リ装置。 ３、上記第１データ処理装置は、インサーキツトエミュ
   レータに含まれるエミュレーション用マイクロコンピュ
   ータであることを特徴とする特許請求の範囲第１項又は
   第２項に記載のメモリ装置。 ４、上記第２データ処理装置は、上記制御手段の作用に
   よってメモリのアクセスが可能にされるとき、それに必
   要なアドレスデータを予めラッチ回路にラッチさせるも
   のであることを特徴とする特許請求の範囲第１項乃至第
   ３項の何れか１項に記載のメモリ装置。