JPS6342443B2 - - Google Patents
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- JPS6342443B2 JPS6342443B2 JP56201804A JP20180481A JPS6342443B2 JP S6342443 B2 JPS6342443 B2 JP S6342443B2 JP 56201804 A JP56201804 A JP 56201804A JP 20180481 A JP20180481 A JP 20180481A JP S6342443 B2 JPS6342443 B2 JP S6342443B2
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- JP
- Japan
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- frequency
- pll
- local oscillator
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- digital
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Links
- 230000010355 oscillation Effects 0.000 claims description 6
- 238000000034 method Methods 0.000 description 5
- 239000013078 crystal Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 229920000729 poly(L-lysine) polymer Polymers 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
- H03L7/185—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using a mixer in the loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Superheterodyne Receivers (AREA)
Description
【発明の詳細な説明】
本発明は、短波以上の周波数を扱う無線送受信
機（例えば、アマチユア無線用トランシーバ）等
に使用する周波数シンセサイザに関するものであ
る。
機（例えば、アマチユア無線用トランシーバ）等
に使用する周波数シンセサイザに関するものであ
る。
この種のシンセサイザには、位相拘束ループ
（以下、PLLと称する）が用いられる。
（以下、PLLと称する）が用いられる。
このPLLは、第１図に示すように、一定値の
基準周波数を安定に発振する基準発振器１と、２
つの入力信号の位相差を検出する位相検波器２
と、位相検波器の出力波形を平滑するローパスフ
イルタ３と、電圧で周波数を制御する電圧制御発
振器４と、２つの入力信号を混合する周波数混合
器５と、適宜周波数を発振する局部発振器７と、
入力信号の周波数を１／Ｎに分周する可変分周器
６とで、所要のループを構成しているが、PLL
だけでは100Hz以下の出力周波数ステツプを得る
ことが困難であり、これを実現する手段として、
次の２つの方法がとられている。
基準周波数を安定に発振する基準発振器１と、２
つの入力信号の位相差を検出する位相検波器２
と、位相検波器の出力波形を平滑するローパスフ
イルタ３と、電圧で周波数を制御する電圧制御発
振器４と、２つの入力信号を混合する周波数混合
器５と、適宜周波数を発振する局部発振器７と、
入力信号の周波数を１／Ｎに分周する可変分周器
６とで、所要のループを構成しているが、PLL
だけでは100Hz以下の出力周波数ステツプを得る
ことが困難であり、これを実現する手段として、
次の２つの方法がとられている。
その１つは、PLLを二段に構成し、各段の基
準周波数を若干ずらして、小さい周波数ステツプ
を作りだすものである。
準周波数を若干ずらして、小さい周波数ステツプ
を作りだすものである。
しかし、この場合、２つのPLL及びその付属
回路が非常に複雑なものとなり、製品価格の大幅
上昇となる欠点がある。
回路が非常に複雑なものとなり、製品価格の大幅
上昇となる欠点がある。
他の１つは、第２図に示すように、PLLの局
部発振器７に水晶発振子１０と可変リアクタンス
素子１１との周波数可変手段を具備させ、デイジ
タル回路１３にて基準周波数未満の周波数を位取
りした任意数の桁をもつデイジタル信号を得、こ
れをデイジタル・アナログ変換器１２にて直流電
圧に変えて可変リアクタンス素子１１に印加する
ことにより、局部発振器の発振周波数を制御し、
また、そのデイジタル信号の高位桁の信号を可変
分周器６に送つてこれの分周比を制御し、小さい
周波数ステツプを作りだすものである。
部発振器７に水晶発振子１０と可変リアクタンス
素子１１との周波数可変手段を具備させ、デイジ
タル回路１３にて基準周波数未満の周波数を位取
りした任意数の桁をもつデイジタル信号を得、こ
れをデイジタル・アナログ変換器１２にて直流電
圧に変えて可変リアクタンス素子１１に印加する
ことにより、局部発振器の発振周波数を制御し、
また、そのデイジタル信号の高位桁の信号を可変
分周器６に送つてこれの分周比を制御し、小さい
周波数ステツプを作りだすものである。
しかし、この場合、通常、PLL内の局部発振
器７の周波数が電圧制御発振器４とほぼ同等の高
い周波数になるため、局部発振の周波数安定度が
そのまま電圧制御発振器の安定度となるが、局部
発振器の周波数を可変リアクタンス素子によつて
変化させるので、どうしても温度に対する安定性
が悪くなる。
器７の周波数が電圧制御発振器４とほぼ同等の高
い周波数になるため、局部発振の周波数安定度が
そのまま電圧制御発振器の安定度となるが、局部
発振器の周波数を可変リアクタンス素子によつて
変化させるので、どうしても温度に対する安定性
が悪くなる。
なお、PLL内で局部発振器及び周波数混合器
を有していないものもあるが、可変分周器の入力
上限周波数がそう高くないため、短波以上の周波
数になると、必要とされる。
を有していないものもあるが、可変分周器の入力
上限周波数がそう高くないため、短波以上の周波
数になると、必要とされる。
本発明は、上述の如き欠点のない周波数シンセ
サイザを提供しようとするものである。
サイザを提供しようとするものである。
以下、第３図に示す実施例について説明する。
第３図は、本発明に係る周波数シンセサイザで
あり、上記PLLの外に、２つの入力信号を混合
する周波数混合器８と、水晶発振子１０及び可変
リアクタンス素子（バリキヤツプ等）１１を具備
して、可変リアクタンス素子の印加電圧を変える
ことにより発振周波数を可変に構成した局部発振
器９とを配して、周波数混合器８によりPLLの
出力周波数と局部発振器９の出力周波数とを混合
するよう構成し、また、基準周波数未満の周波数
を位取りして任意数の桁をもつデイジタル信号を
生じるデイジタル回路１３と、デイジタル信号を
アナログ信号に変換するデイジタル・アナログ変
換器１２とを設けて、デイジタル回路１３からの
低位桁の出力デイジタル信号を、デイジタル・ア
ナログ変換器１２にて直流電圧に変えて可変リア
クタンス素子１１に印加することにより、局部発
振器９の発振周波数を制御するよう構成し、更
に、デイジタル回路１３からの高位桁のデイジタ
ル信号を、PLL内の可変分周器６に送つて、該
可変分周器の分周比を制御するよう構成してい
る。
あり、上記PLLの外に、２つの入力信号を混合
する周波数混合器８と、水晶発振子１０及び可変
リアクタンス素子（バリキヤツプ等）１１を具備
して、可変リアクタンス素子の印加電圧を変える
ことにより発振周波数を可変に構成した局部発振
器９とを配して、周波数混合器８によりPLLの
出力周波数と局部発振器９の出力周波数とを混合
するよう構成し、また、基準周波数未満の周波数
を位取りして任意数の桁をもつデイジタル信号を
生じるデイジタル回路１３と、デイジタル信号を
アナログ信号に変換するデイジタル・アナログ変
換器１２とを設けて、デイジタル回路１３からの
低位桁の出力デイジタル信号を、デイジタル・ア
ナログ変換器１２にて直流電圧に変えて可変リア
クタンス素子１１に印加することにより、局部発
振器９の発振周波数を制御するよう構成し、更
に、デイジタル回路１３からの高位桁のデイジタ
ル信号を、PLL内の可変分周器６に送つて、該
可変分周器の分周比を制御するよう構成してい
る。
如上の構成であるから、デイジタル回路１３か
らのデイジタル信号によつて、PLL内の可変分
周器６の分周比が制御されることと、PLL外の
局部発振器９の発振周波数が制御されて、これの
出力周波数がPLLの出力周波数と周波数混合さ
れることとにより、小さな周波数ステツプが得ら
れ、且つ、連続的に周波数を可変させることが可
能となる。
らのデイジタル信号によつて、PLL内の可変分
周器６の分周比が制御されることと、PLL外の
局部発振器９の発振周波数が制御されて、これの
出力周波数がPLLの出力周波数と周波数混合さ
れることとにより、小さな周波数ステツプが得ら
れ、且つ、連続的に周波数を可変させることが可
能となる。
ところで、PLLの基準発振器１は、PLLの周
波数ステツプと同一周波数のため、一般的に非常
に低く、5KHz〜50KHz程度になつている。従つ
て、基準発振器がPLLの安定度に与える影響は
非常に少なく、PLLの周波数安定度を決定する
ほとんどの要素は、PLL内部の局部発振器７の
周波数安定度になる。これを計算例で示すと次の
ようになる。
波数ステツプと同一周波数のため、一般的に非常
に低く、5KHz〜50KHz程度になつている。従つ
て、基準発振器がPLLの安定度に与える影響は
非常に少なく、PLLの周波数安定度を決定する
ほとんどの要素は、PLL内部の局部発振器７の
周波数安定度になる。これを計算例で示すと次の
ようになる。
PLL出力周波数（PLL） 150MHz
基準発振器の出力周波数（Ref） 10KHz
（周波数ステツプ 10KHz）
局部発振器の出力周波数（PL） 140MHz
とし、基準発振器も局部発振器も一般的な水晶発
振器の安定度と同様に±10PPM（10×１／106）の安 定度とすると、基準発振器に影響されるPLL出
力周波数の安定度は、 Ref／PLL×10PPM＝10×103／150×106×10×10-6 ＝10／15×10-9≒±0.67／1000PPM となり、基準発振器による影響はほとんどない。
振器の安定度と同様に±10PPM（10×１／106）の安 定度とすると、基準発振器に影響されるPLL出
力周波数の安定度は、 Ref／PLL×10PPM＝10×103／150×106×10×10-6 ＝10／15×10-9≒±0.67／1000PPM となり、基準発振器による影響はほとんどない。
また、局部発振器に影響されるPLL出力周波
数の安定度は、 PL／PLL×10PPM＝140×106／150×106×10×10-6 ＝1.4／1.5×10×10-6≒±9.33PPM となり、局部発振器の安定度がPLLの安定度に
非常に影響している。
数の安定度は、 PL／PLL×10PPM＝140×106／150×106×10×10-6 ＝1.4／1.5×10×10-6≒±9.33PPM となり、局部発振器の安定度がPLLの安定度に
非常に影響している。
続いて、PLL内の局部発振器において、従来
例として掲げた第２図のように、周波数を可変リ
アクタンス素子によつて大幅に可変する場合、一
般的に見て、この局部発振器の安定度は、±
30PPM位になり易く、 PL／PLL×30PPM＝140×106／150×106×30×10-6 ＝1.4／1.5×30×10-6＝±28PPM となり、全体としての安定度が甚だ悪いものとな
る。
例として掲げた第２図のように、周波数を可変リ
アクタンス素子によつて大幅に可変する場合、一
般的に見て、この局部発振器の安定度は、±
30PPM位になり易く、 PL／PLL×30PPM＝140×106／150×106×30×10-6 ＝1.4／1.5×30×10-6＝±28PPM となり、全体としての安定度が甚だ悪いものとな
る。
次に、PLL外に周波数混合器と局部発振器を
おき、該局部発振器の発振周波数を可変リアクタ
ンス素子によつて可変する第３図の実施例の場合
の計算例を示すと、 周波数混合器出力周波数（o） 150MHz PLL出力周波数（PLL） 120MHz PLL内局部発振器出力周波数（PL） 110MHz PLL外局部発振器出力周波数（L） 30MHz ∴o＝PLL＋L とし、PLL内局部発振器の安定度を±10PPM、
PLL外局部発振器の安定度を可変リアクタンス
素子で大幅に周波数を可変するため、±30PPMと
すると、PLL出力周波数の安定度は、上述の関
係から、 PL／PLL×10PPM＝110×106／120×106×10PPM ＝11／12×10×10-6≒±9.17PPM となり、周波数混合器出力周波数に対するPLL
出力周波数の影響は、 PLL／o×9.17PPM ＝120×106／150×106×9.17×10-6 ＝±7.336PPM となり、周波数混合器出力周波数に対するPLL
外局部発振器出力周波数の影響は、 L／o×30PPM＝30×106／150×10×30×10-6 ＝±6PPM となり、周波数混合器出力周波数の安定度は、 PLL／o×9.17PPM＋L／o×30PPM ＝7.36PPM＋6PPM＝±13.336PPM となる。従つて、PLL内の局部発振器の周波数
を可変リアクタンス素子で可変する第２図の場合
の安定度±28PPMに比べ、かなり小さな値にな
り、良い安定度を保てる。また、実際には、
PLL外局部発振器出力周波数によつて決定され
る±6PPMと、PLL出力周波数によつて決定され
る±7.336PPMは必ずしも常に同じ方向にずれる
ことはなく、単に同じ方向で両者を加算した上記
の値よりも小さくなることが多い。
おき、該局部発振器の発振周波数を可変リアクタ
ンス素子によつて可変する第３図の実施例の場合
の計算例を示すと、 周波数混合器出力周波数（o） 150MHz PLL出力周波数（PLL） 120MHz PLL内局部発振器出力周波数（PL） 110MHz PLL外局部発振器出力周波数（L） 30MHz ∴o＝PLL＋L とし、PLL内局部発振器の安定度を±10PPM、
PLL外局部発振器の安定度を可変リアクタンス
素子で大幅に周波数を可変するため、±30PPMと
すると、PLL出力周波数の安定度は、上述の関
係から、 PL／PLL×10PPM＝110×106／120×106×10PPM ＝11／12×10×10-6≒±9.17PPM となり、周波数混合器出力周波数に対するPLL
出力周波数の影響は、 PLL／o×9.17PPM ＝120×106／150×106×9.17×10-6 ＝±7.336PPM となり、周波数混合器出力周波数に対するPLL
外局部発振器出力周波数の影響は、 L／o×30PPM＝30×106／150×10×30×10-6 ＝±6PPM となり、周波数混合器出力周波数の安定度は、 PLL／o×9.17PPM＋L／o×30PPM ＝7.36PPM＋6PPM＝±13.336PPM となる。従つて、PLL内の局部発振器の周波数
を可変リアクタンス素子で可変する第２図の場合
の安定度±28PPMに比べ、かなり小さな値にな
り、良い安定度を保てる。また、実際には、
PLL外局部発振器出力周波数によつて決定され
る±6PPMと、PLL出力周波数によつて決定され
る±7.336PPMは必ずしも常に同じ方向にずれる
ことはなく、単に同じ方向で両者を加算した上記
の値よりも小さくなることが多い。
本発明によれば、周波数ステツプを小さくする
ことができ、周波数を連続的に可変とすることが
できることは勿論、回路構成を簡潔にできて、製
品価格を低くおさえることができ、しかも、安定
度を向上できて、温度変化に対しても安定な周波
数を得ることができる。
ことができ、周波数を連続的に可変とすることが
できることは勿論、回路構成を簡潔にできて、製
品価格を低くおさえることができ、しかも、安定
度を向上できて、温度変化に対しても安定な周波
数を得ることができる。
また、PLL内でFM変調をかける方法として、
電圧制御発振器を変調する方法と、PLL内の局
部発振器を変調する方法があるが、いずれの場合
も、PLLのロツクアツプ時間との関係から、ト
ーンスケルチ等の低い周波数の変調がかけにく
く、斯様な場合、一般には、PLL外に周波数混
合器と局部発振器とを設けて、該局部発振器の出
力をPLL出力に混合するようにし、且つ、該局
部発振器に変調をかけることが行われているが、
本発明によれば、局部発振器がPLL外りあるの
で、低い周波数でも変調がかけ易く、わざわざ別
に変調手段を設ける必要がなく、可変リアクタン
ス素子に直接変調をかけることができて、頗る有
益である。
電圧制御発振器を変調する方法と、PLL内の局
部発振器を変調する方法があるが、いずれの場合
も、PLLのロツクアツプ時間との関係から、ト
ーンスケルチ等の低い周波数の変調がかけにく
く、斯様な場合、一般には、PLL外に周波数混
合器と局部発振器とを設けて、該局部発振器の出
力をPLL出力に混合するようにし、且つ、該局
部発振器に変調をかけることが行われているが、
本発明によれば、局部発振器がPLL外りあるの
で、低い周波数でも変調がかけ易く、わざわざ別
に変調手段を設ける必要がなく、可変リアクタン
ス素子に直接変調をかけることができて、頗る有
益である。
第１図は、位相拘束ループのブロツク図、第２
図は周波数シンセサイザの従来例のブロツク図、
第３図は、本発明の実施例を示すブロツク図であ
る。 １…基準発振器、２…位相検波器、３…ローパ
スフイルタ、４…電圧制御発振器、５，８…周波
数混合器、６…可変分周器、７，９…局部発振
器、１０…水晶発振子、１１…可変リアクタンス
素子、１２…デイジタル・アナログ変換器、１３
…デイジタル回路。
図は周波数シンセサイザの従来例のブロツク図、
第３図は、本発明の実施例を示すブロツク図であ
る。 １…基準発振器、２…位相検波器、３…ローパ
スフイルタ、４…電圧制御発振器、５，８…周波
数混合器、６…可変分周器、７，９…局部発振
器、１０…水晶発振子、１１…可変リアクタンス
素子、１２…デイジタル・アナログ変換器、１３
…デイジタル回路。
Claims (1)
- １ 可変分周器を有する位相拘束ループの外に、
可変リアクタンス素子を具備して発振周波数を可
変に構成した局部発振器と、周波数混合器と、位
相拘束ループの基準周波数未満の周波数を位取り
して任意数の桁をもつデイジタル信号を生じるデ
イジタル回路と、デイジタル・アナログ変換器と
を設け、上記位相拘束ループの出力周波数と上記
局部発振器の出力周波数とを上記周波数混合器に
て周波数混合し、上記デイジタル回路からの出力
デイジタル信号のうち高位桁の信号を上記可変分
周器へ分周比制御用として送り、また、低位桁の
信号を上記デイジタル・アナログ変換器を介して
上記可変リアクタンス素子へ制御用として送るよ
う構成したことを特徴とする周波数シンセサイ
ザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56201804A JPS58101531A (ja) | 1981-12-14 | 1981-12-14 | 周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56201804A JPS58101531A (ja) | 1981-12-14 | 1981-12-14 | 周波数シンセサイザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58101531A JPS58101531A (ja) | 1983-06-16 |
| JPS6342443B2 true JPS6342443B2 (ja) | 1988-08-23 |
Family
ID=16447193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56201804A Granted JPS58101531A (ja) | 1981-12-14 | 1981-12-14 | 周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58101531A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0409127A3 (en) * | 1989-07-17 | 1991-04-10 | Nec Corporation | Phase-locked loop type frequency synthesizer having improved loop response |
| US6714089B2 (en) * | 2002-05-29 | 2004-03-30 | Xytrans, Inc. | High frequency signal source and method of generating same using dielectric resonator oscillator (DRO) circuit |
-
1981
- 1981-12-14 JP JP56201804A patent/JPS58101531A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58101531A (ja) | 1983-06-16 |
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