JPS6339193A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は差動増幅回路に関するものである。

〔従来の技術〕

従来のダイナミック形半導体メモリのメモリセルとセン
ス増幅器の代表的な回路構成は、インターナショナル・
ソリッド・ステート・サーキット・コンファレンス、ダ
イジェスト・オブ・テクニカルペーパーズ（１９８５年
）第２５２頁から第２５３頁（Ｉ　Ｓ　Ｓ　ＣＣ、Ｄｉ
ｇａｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ（
１９８５）ｐｐ２５２−２５３）に示されている。

それによればメモリセル、プリチャージ回路、センス増
幅器の回路構成は第２図に示す通りである。

すなわち１はメモリセル部分であり、この図では１対の
データ線ＤＬ、ＤＬと２本のワード線ＷＬＯ。

ＷＬＩに接続される２ビツトのメモリセルを示す。

１ビツトのメモリセルは１個のＭＯＳトランジスタ（Ｑ
　１又はＱｚ）と１個の蓄積容量（Ｃｓ　を又はＣ５ｚ
）から成る。蓄積容量の１方の端子Ｐはプレートである
。プリチャージ回路２は３個のＭＯＳトランジスタから
成り、待機期間にはプリチャージ信号ｓＰＣを高電位に
し、予めデータ線対ＤＬ。

ＤＬの電位をプリチャージ電圧供給線ＨＶＣの電位にプ
リチャージしておく。このＰＣの電位を低電位にした後
選択ワード線の電位を高電位とする。

３はセンス増幅器であり交差接続された２個のｐチャネ
ル形ＭＯＳトランジスタＭ６．Ｍ７とｎチャネル形ＭＯ
ＳトランジスタＭδ、Ｍｅより成る。このセンス増幅器
でメモリセルからデータ線対ＤＬ。

ＤＬに読出された微小な差動信号を増幅し、その後メモ
リセルへ再書込みを行なう、ＳＡＰ、ＳＡＮはセンス増
幅器を駆動するための信号線である。

センス増幅器の動作によりデータ線ＤＬ、ＤＬに現われ
た差動信号が増幅された後、選択列では列選択信号線Ｙ
Ｓの電位を高電位にする。この結果データ線の信号はコ
モンデータ線工○、…に転送され、さらに後段の出力回
路に送られる。次にこれらの回路の読出しサイクルにお
ける一連の動作波形を第３図に示す。この図はワード線
ＷＬＯ。

ＷＬＩ、プリチャージ信号腺ＰＣ，センス増幅器駆動信
号ｇ　Ｓ　Ａ　Ｐ　、　Ｓ　Ａ　Ｎ　、　チー　タ４１
　Ｄ　Ｌ　、　Ｄ　Ｌ　。

列選択信号線ＹＳ、コモンデータ線ＩＯ，ＩＯのある読
出しサイクルにおける電位の時間変化である。このサイ
クルではＷＬＯを選択し、次のサイクルでは破線の様に
ＷＬＩを選択するとしている。

先に述べた様にワード線ＷＬＯを高電位にした時データ
線ＤＬ、ＤＬに読出された微小な差動信号をＳＡＰ、Ｓ
ＡＮと各々高電位、低電位とすることにより増幅する。

ＤＬ、ＤＬ上の信号量電位差が一定値に増幅された後、
列選択信号線ＹＳの電位を高電位にする。この結果コモ
ンデータ線■○。

ＩＯに現われた信号をさらに出力回路で増幅し、メモリ
の出力として取出す。従ってメモリの入力（アドレス信
号等）から出力を得るまでのアクセス時間は、データ線
ＤＬ、Ｄ丁の立上り、立下り時間に大きく依存する。ま
た増幅されたデータ線ＤＬ、ＤＬの信号電位を用いてメ
モリセルに再書込みするため、第３図の一連の読出し動
作を完了するまでの必要時間、すなわちサイクル時間ｔ
ｃも、データ線信号の立上り、立下り時間に大きく依存
する。

またここでは説明を省くが書込み動作に必要なサイクル
時間も、読出し動作のサイクル時間と同様にデータ線信
号の立上り、立下り時間に大きく依存する。

以上述べた様にダイナミックメモリのアクセス時間、サ
イクル時間を高速化するには、データ線信号の立上り、
立下り時間を高速化することが特に重要である。

〔発明が解決しようとする問題点〕

従来、第２図に示す様にセンス増幅器３は４個のＭＯＳ
トランジスタで構成されてきた。一般にメモリが大容量
化するにつれ、データ線には多くのメモリセルが接続さ
れる。したがってデータ線に付く寄生容量が大きくなり
、ＭＯＳトランジスタによるセンス増幅器では駆動能力
が不足し、データ線信号の立上り、立下り時間が増大す
る様になった。

本発明の目的は電流駆動能力の大きな差動増幅器を提供
することにあり、さらにこれをメモリのセンス増幅器に
用いてメモリのアクセス時間、サイクル時間等の動作速
度を高速化することにある。

〔問題点を解決するための手段〕

上記目的は差動増幅器の中に電流駆動能力の大きいバイ
ポーラトランジスタを用い、このコレクタ又はエミッタ
より出方を取出すことにより達成される。

〔作用〕

増幅器の中に組込んだバイポーラ・トランジスタはその
ベース電流を大きなエミッタ電流又はコレクタ電流に変
換する。このエミッタ又はコレクタより出力を取出すこ
とにより、出力端に大きな負荷容量が付いた時にも出力
を高速に充放電できる。

また後の実施例で述べる様に、バイポーラトランジスタ
のベース電流をＭＯＳ）−ランジスタで制御する構成を
とれば、バイポーラトランジスタは非飽和で動作するの
で、その本来の高速性を発揮することができる。

〔実施例〕

以下、本発明を実施例を用いて詳細に説明する。

第１図はバイポーラトランジスタを組込んだ差動増幅器
の第１の実施例である。本図の回路は交差接続した２個
のｐチャネル形ＭｏＳトランジスタＭ　１ｚ　、　Ｍ　
１３と２個のｎチャネル形ＭＯｓトランジスタＭ　１４
４　Ｍ　１δに加え、２個のｐｎｐ形バイポーラトラン
ジスタＱｚ、Ｑｚと２個のｎｐｎ形バイポーラトランジ
スタＱ３．Ｑ４で構成される。Ｄ。

Ｄはこの差動増幅器の入力端子であり、同時に出力端子
でもある。またり、Ｄの一方を入力端子。

他方を出力端子に利用することもできる。

ＡＰ、ＡＮは差動増幅器の駆動端子である。第４図は、
差動増幅器の動作波形を示す。まずこの差動増幅器の待
機期間にはり、Ｄ、ＡＰ、ＡＮの電位を、ＭＯＳトラン
ジスタやバイポーラトランジスタがオンしない様な電位
に設定しておく。これは例えばＡＰ、ＡＮ、Ｄ、Ｄの電
位をほぼ等しくとれば良い。次にり、Ｄに微小な差動信
号が現われＤが丁よりもやや高邊圧位なったと仮定する
。

それと同時にか又は少し後に、ＡＰを高電位に、ＡＮを
低電位に向かって駆動する。この時り、ＤとＡＰ、ＡＮ
の相対的な電位関係によりＱｚｔＭｌｘとＱｌ　＋　Ｍ
ｔａがオンする。一方Ｑｘ　ｔ　ＭｔａとＱａ　、Ｍｚ
ａはオフのままである。Ｍ　ｓ　ｚ　、　Ｍ　ｘ　ｓに
はＱｌ、Ｑｌのベース電流が流れる。このベース電流は
Ｑｌで電流増幅され、端子りをＱｌのコレクタ電流とＭ
１２のドレイン電流で充電する。同様に端子百はＱｌの
コレクタ電流とＭ　！＋５のドレイン電流で放電する。

従ってり、Ｄ−はバイポーラトランジスタの大きなコレ
クタ電流で急速に充放電される。

この充放電によりＤが充分高く、また丁が充分低くなる
とＭ　１２　、　Ｍ　１６のソース・ドレイン間電圧は
ゼロになり、もはやベース電流を供給しなくなるのでバ
イポーラトランジスタＱｌ、Ｑ４はカットオフになる。

したがってＱｌ、Ｑｌのベース・コレクタ間接合が順バ
イアスされることはなく、バイポーラトランジスタは非
飽和で充分に高速に動作する。また第３図の入力端子り
、Ｄに逆にＤが低電位、■が高電位の微小信号が現われ
た時ＡＰ。

ＡＮを同様に駆動すると今度はＱ２　＋　ＭｔａとＱ３
＋Ｍ１４がオンとなり、Ｑｌ　、Ｍ１２と０番、Ｍｔａ
がオフである。また差動増幅器の駆動方法には第４図の
様にＡＰ、ＡＮの両方の電位を変化する場合の他に、第
５図に示す様にＡＰだけを高電位に駆動することもでき
、さらに第６図に示す様にＡＮだけを低電位に駆動する
こともできる。第５図、第６図において電位一定の駆動
端子には例えば外部電源やＧＮＤ端子あるいは集積回路
の内部電源からの発生電位を供給すれば良い。さらに第
４図の様にＡＰ、ＡＮの両者を駆動する場合、ＡＰ。

ＡＮの信号振幅に差をつけても良い。いずれにしても、
第１図の実施例回路を用いれば、入力端子り、Ｄ−に現
われた微小な差動信号を、バイポーラトランジスタの高
電流駆動能力を利用してり、Ｄ端子に大きな寄生容量が
付いた場合にも高速に充放電を行ない、Ｄ、Ｄの電位差
を高速に増幅することができる。また本回路を第２図の
ダイナミックメモリのセンス増幅器３に適用し、第１図
の端子り、Ｄ、ＡＰ、ＡＮを各々第２図の信号線ＤＬ。

ＤＬ、ＳＡＰ、ＳＡＮに接続すれば、上に述べた理由に
より、データ線の充放電を速めダイナミックメモリのア
クセス時間、サイクル時間を大幅に高速化することがで
きる。また本回路はダイナミックメモリのデータ線だけ
でなく、コモンデータ線（第２図のＩＯ，１０）やさら
にスタティックメモリのデータ線、コモンデータ線ある
いは一般的なＬ’ｌ１ｍ回路にも適用でき、それらのメ
モリのアクセス時間、サイクル時間の高速化を図ること
ができる。

第７図は本発明の差動増幅器の第２の実施例である。第
１図との相異は、第１図の構成にさらにｐチャネル形Ｍ
ＯＳトランジスタＭ工８．　Ｍエフとｎチャネル形Ｍｏ
ＳトランジスタＭｔａ、Ｍｔθを加えたことである。こ
の回路の基本動作は第１図と同じであるが、この回路で
は第１図の高速性の利点に加え付加した４個のＭＯＳト
ランジスタにより、以下の利点を持つ。すなわちり、Ｄ
の増幅後の高電位、低電位の定常値は各々ＡＰ、ＡＮと
一致するので、出力の高振幅化が可能である。また増幅
後にも付加した４個のＭｏＳトランジスタがいずれかを
介してり、ＤはＡＰ又はＡＮと接続されるのでり、Ｄ端
子のインピーダンスが下がり雑音がのりにくいという利
点もある。

次に逆に素子数を減少させた実施例について述べる。第
８図は２個のｐｎｐ形バイポーラトランジスタＱＩＩ、
Ｑａと２個のｎｐｎ形バイポーラトランジスタＱ７．Ｑ
ｌｌを交差接続し差動増幅器を構成している。この回路
の動作も前述の実施例と同じく第４図、第５図、第６図
の様にり、Ｄ、ＡＰ。

ＡＮに信号を供給してやれば良い。Ｄ、Ｄの増幅後の定
常電位は、高電位側はＡＰの電位からｐｎｐトランジス
タのエミッタ・コレクタ間飽和電圧Ｖｃｐｓａｔ　を引
いた値、又低電位側はＡＮの電位にｎｐｎｌ−ランジス
タのコレクタ・エミッタ間飽和電圧Ｖｃｅ５ａｔ　を足
した値となる。この様に入出力端子り、Ｄをｐｎｐトラ
ンジスタにより充電、ｎｐｎトランジスタにより放電さ
せるのでいずれも高速に、かつ高感度に行なうことがで
きることは前実施例と同様である。

以上述べてきた第１図、第７図、第８図の実施例では、
入出力端子り、Ｄの充電・放電を各々ｐｎｐ形、ｎｐｎ
形のバイポーラトランジスタを用いて行った。次に充電
、放電のどちらか一方のみをバイポーラトランジスタで
行ない、他方はＭＯＳトランジスタのみで行なう方法に
ついて述べる。

第９図は入出力端子り、Ｄの充電はこれまでの実施例と
同様にｐｎｐバイポーラトランジスタを含むブロック４
，５で行なうが、放電はｎチャネル形ＭＯＳトランジス
タＭ　１　ｓ　ｔ　Ｍ　１　ｅだけで、行なうものであ
る。ここで破線で示したブロック４゜５は第１図、第７
図、第８図のブロック４，５のいずれかに対応しｐｎｐ
バイポーラトランジスタを含む。衆知の様にｎチャネル
形ＭＯＳトランジスタはＰチャネル形ＭＯＳトランジス
タに比べ同じゲート長、ゲート幅では２〜３倍の電流供
給能力を持つ。ゆえに本回路はこれまでの実施例と比較
して、ｎｐｎバイポーラトランジスタを省略できたが、
充放電速度につ１いてはそれ程劣化しないことが期待で
きる。

次に第１０図は入出力端子り、Ｄの放電は第１図、第７
図、第８図と同様にｎｐｎバイポーラトランジスタを含
む回路ブロック６．７で行ない、充電はｐチャネル形Ｍ
ＯＳトランジスタＭｔａ。

Ｍ１？で行なうものである。本回路で破線で囲んだブロ
ック６．７は第１図、第７図、第８図の実施例でのブロ
ック６．７のいずれかを用いており、この内部にはｎｐ
ｎバイポーラトランジスタを含んでいる。本実施例は入
出力端子り、Ｄの充電は電流駆動能力が小さいｐチャネ
ル形ＭＯＳトランジスタで行なうので、充電時間が遅く
なる。−充放電はこれまでの実施例と同様に高速である
。従って放電時間に比べ充電時間は遅れても良い場合、
あるいは第６図の駆動方法の様に駆動端子ＡＰを一定電
位に保つ場合に好適である。

これまでの第１図、第７図、第８図、第９図実施例は、
入出力端子り、Ｄ−の充電をｐｎｐバイポーラトランジ
スタで、また放電をｎｐｎバイポーラトランジスタで行
ってきた。次に充電と放電の両方をｎｐｎバイポーラト
ランジスタで行なう例について述べる。第１１図はその
実施例であり入出力端子り、Ｄの充電用ブロック４，５
はｎｐｎバイポーラトランジスタＱｓ、Ｑａとｐチャネ
ル形ＭＯ３）−ランジスタＭ２０．　Ｍ２Ｒで構成して
いる。

放電側のブロック６．７は第１図と全く等しい構成であ
る。回路動作や駆動方法についてはこれまでの実施例と
同じである。ところで本発明の実施例ではいずれも入出
力端子の充放電時間はバイポーラトランジスタの周波数
特性、特に利得帯域幅積ｆＴに大きく依存する。一般に
ｎｐｎ形とｐｎｐ形バイポーラトランジスタのｆＴをい
ずれも高性能にしようとすると、一方のみを高性能化す
る場合に比ベプロセス工程が増加する６逆に従来と同じ
工程数にするとｎｐｎ又はｐｎｐの一方の性能は大幅に
低下する。第１１図の実施例はｎｐｎバイポーラトラン
ジスタだけを用いているので、第１図の実施例と比べ同
じ速度の場合は製造プロセスはより簡易であり、逆に同
じ製造プロセスであれば第１１図の方が充放電時間はよ
り速くなるという点で優れている。

次に第１２図の実施例は第１１図に対し、２個のｐチャ
ネル形ＭＯＳトランジスタＭ１６．　Ｍｎ２と２個のｎ
チャネル形ＭＯＳトランジスタＭ１６゜ＭｌＢを付は加
えたものである。これにより第７図で述べたのと同様の
理由で第１１図に比べ増幅後のり、Ｄの信号振幅が増加
し、またり、Ｄに雑音が誘起されにくい利点を持つ。

また第９図、第１０図の実施例と同様に第１１図、第１
２図の破線で囲んだブロック６．７を各各１個のｎチャ
ネル形ＭＯＳトランジスタで置き換えることができる。

あるいは第１１図、第１２図でのブロック４，５は各々
１個のｐチャネル形ＭＯＳトランジスタで置き換えるこ
とができる。

こうして素子数を第１１図、第１２図に比べ減少するこ
とができる。

次に第１３図の実施例は第１１図の実施例に対し、充電
用回路ブロック４，５のｐチャネル形ＭｏＳトランジス
タのソース電位供給端子とｎｐｎバイポーラ１−ランジ
スタのコレクタ電位供給端子を各々ＡＰ１．ＡＰｚと分
離したものである。また放電用回路ブロック６．７は各
々１個のｎチャネル形ＭＯＳトランジスタＭ　ｓ　ｓ　
、　Ｍ　Ｉ　１１を用いている。

後者の効果については既に第９図実施例で述べたのでこ
こでは省略する。次にＡＰＩとＡＰ２を分離した効果に
ついて述べる。ＡＰＩ、ＡＰ２には今までの実施例での
ＡＰと同様に共通の駆動信号を印加しても良いが、他の
方法としてＡＰＩだけに、第４図、第５図の様なパルス
を印加し、ＡＰ２には一定の電位を供給しても良い、増
幅後のり。

−５−の高電位はＡＰＩの電位から決定、されるが、Ａ
ＰＩからはベース電流を供給すれば良く、ＡＰＩを駆動
するための信号線を細くできるので配線容量を下げ高速
化できる。一方大電流を流すＡＰ２の配線を太くしても
配線容量による速度劣化はない、この構成は特に複数の
差動増幅器の端子ＡＰＩ。

ＡＰ２．ＡＮを各々共通の信号線で駆動する場合、例え
ば第２のダイナミックメモリのセンス増幅器を構成する
のに好適である。またＡＰＩの電位によりり、Ｄの増幅
後の高電位を自在に変更することも可能である。

第１４図は充電泪回路のブロック４，５の中にレベルシ
フト回路ＬＳを設けることにより駆動端子ＡＰは共通に
したままで、増幅後のり、Ｄ（７）高電位側のレベルを
自由に設定するためのものである。レベルシフト回路Ｌ
Ｓは例えばダイオードを用いれば良い。・この例は差動
増幅器内にレベルシフト用回路を設けたものであるが、
次に差動増幅器の外部にレベルシフト回路を設ける例を
示す。

第１５図は、第１３図の差動増幅器８を複数個並列に接
続し、各差動増幅器の駆動端子ＡＰＩ。

ＡＰ２．ＡＮを各々共通の信号線に接続したちのである
。ＰＧは駆動信号発生回路であり、Ｐｌはその制御端子
である。ＰＧの出力は各差動増幅器の駆動端子ＡＰＩに
接続する。ＡＰＩ、ＡＮには第４図、第５図、第６図の
ＡＰ、ＡＮの様なパルスを印加し、ＡＰ２には一定電位
を印加する。

ＰＧの出力パルス、すなわち端子ＡＰＩの信号の高電位
を調整することにより第１４図と同様に各差動増幅器の
出力高電位を調整することができる。

第１５図の駆動信号発生回路ｐａの１例を第１６図に示
す、この回路はＡＰＩの駆動信号を発生すると同時にそ
の高電位をＡＰ２からバイポーラトランジスタのベース
・エミッタ間順方向電圧ＶＢ！’だけ降下させている。

第１６図の回路を動作させるには増幅器８の待機期間に
は制御端子Ｐ１を高電位にする。動作期間ではＰｌを低
電位に下げ、ＡＰＩを高電位にする。この様にしてＡＰ
Ｉには。

その高電位がＡＰ２よりＶＩＥ！低いパルスが得られる
。

以上述べた実施例のうち、第１１〜１４図に示した回路
中のｎｐｎバイポーラトランジスタＱａ　ｅＱＢはいず
れもコレクタが同一電位であるので、電気的に分離する
必要がない。さらに第１５図の様に差動増幅器を多数接
続する場合にも、相互の差動増幅器内のバイポーラトラ
ンジスタのコレクタを分離する必要がない。したがって
第２図の様にダイナミックメモリのセンス増幅器３に適
用する場合、ｎｐｎトランジスタのコレクタ層はすべて
共通の埋込み層を用い、その上にベース、エミツタ層を
設けるだけで良いので、占有面積を小さくすることがで
きる。さらに第１１図〜第１４図のｐチャネル形ＭＯ８
）−ランジスタＭｚｏ、　Ｍｚｔはｎｐｎバイポーラト
ランジスタＱｓ、Ｑｓのベース層内に複合して形成する
こともできる。

〔発明の効果〕

以上述べてきた様に、本発明ではバイポーラトランジス
タの大きな電流駆動能力を用いて、微小な差動信号を大
きな振幅に高速に増幅することができる。本発明のうち
、例えば第１３図実施例を１Ｍビットダイナミックメモ
リのセンス増幅器に利用すると、同じ占有面積でデータ
線信号の立上リ、立下り時間は第２図の様なＭＯＳトラ
ンジスタのみの場合３０ｎｓ程度であったものを、２５
ｎｓ程度に高速化することができ、前述の理由によりア
クセス時間、サイクル時間も各々５ｎｓ程度高速化する
ことができる。なお本発明はダイナミックメモリのセン
ス増幅器ばかりでなく、スタティックメモリのセンス増
幅器やその他の回路にも広範に適用できる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す図、第２図は従来
のダイナミックメモリの回路図、第３図はその電圧波形
図、第４図乃至第６図は第１図に示す回路の電圧波形図
、第７図は本発明の第２の実施例を示す図、第８図は本
発明の第３の実施例を示す図、第９図乃至第１６図は本
発明の第４図乃至第１０図の実施例を示す図である。 Ｄ、Ｄ・・・入力又は出力端子、ＡＰ、ＡＮ・・・駆動
端子、ＷＬＯ，ＷＬ２・・・ワード線、ＰＣ・・・プリ
チャージ信号線、ＨＶＣ・・・プリチャージ電圧供給線
。 ＳＡＰ、ＳＡＮ・・・センス増幅器駆動信号線、ｌ０２
ＩＯ・・・コモンデータ線、ＹＳ・・・列選択信号線、
ＤＬ、ＤＬ−データ線、１・・・メモリセル、２・・・
プ茅　１　困 ｐ、沙　入力又はボア７交ｈチ 第　３　閉 第　４−図 ′ｆ１５　口 第６　ロ 悄　９　図 Ｐ Ｎ 斯ｌθ図 Ｎ ｌ　Ｑ　　　　　　　　　　　　　−、Ｔｈ１ｎこ −５３゜ −ｋｙ− へ　（（

Claims (1)

【特許請求の範囲】
1. １、少なくとも１個以上のバイポーラトランジスタを含
   む交差結合形の差動増幅回路において、該バイポーラト
   ランジスタのコレクタもしくはエミッタが該差動増幅回
   路の出力端に接続されたことを特徴とする半導体装置。