JPS6336521B2 - - Google Patents
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- JPS6336521B2 JPS6336521B2 JP54144463A JP14446379A JPS6336521B2 JP S6336521 B2 JPS6336521 B2 JP S6336521B2 JP 54144463 A JP54144463 A JP 54144463A JP 14446379 A JP14446379 A JP 14446379A JP S6336521 B2 JPS6336521 B2 JP S6336521B2
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Classifications
-
- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F02—COMBUSTION ENGINES; HOT-GAS OR COMBUSTION-PRODUCT ENGINE PLANTS
- F02D—CONTROLLING COMBUSTION ENGINES
- F02D41/00—Electrical control of supply of combustible mixture or its constituents
- F02D41/24—Electrical control of supply of combustible mixture or its constituents characterised by the use of digital means
- F02D41/26—Electrical control of supply of combustible mixture or its constituents characterised by the use of digital means using computer, e.g. microprocessor
Landscapes
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- Combustion & Propulsion (AREA)
- Mechanical Engineering (AREA)
- General Engineering & Computer Science (AREA)
- Combined Controls Of Internal Combustion Engines (AREA)
- Feedback Control In General (AREA)
Description
本発明はエンジンを制御するための制御装置に
係り、特にセントラル・プロセツシング・ユニツ
ト（以下CPUと記す。）の信号の入力および出力
部のパルス信号処理回路に関する。 CPUを用い、プログラムによりエンジンを制
御する場合、エンジンの状態を検知するセンサよ
りの情報をCPUからの要求に即応してCPUへ伝
送できる形態で保持する入力回路、およびCPU
よりのデイジタル信号をエンジンの制御機構を駆
動するためのパルス信号に変換する出力回路が必
要である。これらの入力あるいは出力回路を高集
積の回路で作ることが要求されている。 エンジン制御回路は例えば米国特許公報
3835819や3969614に示されている。しかし上記回
路では集積度を十分にあげることができない。そ
の理由は回路が複雑になり、配線のためのエリア
が多く必要となる。このためチツプの利用効率が
低下し、チツプサイズが大きくなる。 本発明の目的は高集積化が可能なエンジン制御
システムを提供することである。 本発明の特徴はエンジンの状態を検出し、この
検出値に基づいてエンジンを制御する制御機構の
設定量を演算し、演算された設定量に応じてパル
ス信号を発生し、このパルス信号を上記制御機構
に加えることにより、上記設定量に応じエンジン
を制御するものにおいて；上記設定量に応じたパ
ルス信号を作る手段は；上記設定量がデイジタル
信号状態でセツトされる複数個のシフトレジスタ
と；各シフトレジスタを１ビツトずつシフトする
ためのクロツク信号発生回路と；入力信号を一定
値だけ増加または減少させる増減回路と；シフト
レジスタの保持値を検出する検出回路と；上記シ
フトレジスタの出力と入力を上記増減回路を介し
て閉ループ状につなぐデータ伝送回路を設け、上
記クロツクに応じてシフトレジスタのセツト信号
を上記増減回路に入力し、再びシフトレジスタに
戻すことにより、シフトレジスタにセツトされた
該セツト信号の値を増加または減少させ、この値
が所定値に達したことを上記検出回路で検出し、
この検出点を起点あるいは終点としてパルス信号
を発生することである。 本発明ではシフトレジスタの保持信号を１ビツ
トずつクロツク信号でシフトする構成としている
ので回路構成が単純かつ規則的となるので、配線
部分を少くでき集積化効率が向上する。 以下本発明の一実施例を説明する。 第１図はエンジンのスロツトル・チヤンバの断
面図である。まずこのスロツトル・チヤンバ周辺
に設けられた各ソレノイドの動作により、このス
ロツトル・チヤンバへ供給される燃料量およびバ
イパス空気量の制御を説明する。 アクセル・ペタル（図示せず）によつて低速系
のスロツトル・バルブ１２の開口が制御され、こ
れによりエア・クリーナ（図示せず）からエンジ
ンの各シリンダへの供給空気量が制御される。こ
の低速スロツトル・バルブの開口が大きくなり、
低速側ベンチユリの通過空気量が増大すると、こ
の低速側ベンチユリの負圧によりダイヤフラム
（図示せず）を用いて高速側スロツトル１４を開
口する。これにより吸入空気量増加に伴なう空気
抵抗の増大を軽減する。 このようにしてスロツトル・バルブで制御され
てエンジンへ供給される空気流量は、負圧センサ
（図示せず）によりアナログ量として取り込まれ
る。このアナログ量およびその他の後で述べるセ
ンサよりの信号に基づき、第１図の各ソレノイ
ド・バルブ１６，１８，２０，２２の開度が制御
される。 次に燃料供給量の制御について説明する。燃料
タンクから導びかれた燃料は導管２４よりメイ
ン・ジエツト２６を介して導管２８へ導びかれ
る。さらに導管２４の燃料はまたメイン・ソレノ
イド・バルブ１８を介して導管２８へ導びかれ
る。従つて導管２８への導入燃料はメイン・ソレ
ノイド・バルブ１８の開口が大きくなればなるほ
ど多くなり、これらの燃料はさらにメイン・エマ
ルジヨン・チユーブ３０で空気と混合され、メイ
ン・ノズル３２よりベンチユリ３４に供給され
る。高速スロツトル１４の開口時にはさらにノズ
ル３６からもベンチユリ３８に燃料は吸出され
る。一方メイン・ソレノイド・バルブ１８と同時
にスロー・ソレノイド・バルブ１６も制御され、
このスロー・ソレノイド・バルブ１６が開口する
とエアー・クリーナを介した空気は開口４０よ
り、導管４２へ供給される。一方導管２８よりの
燃料はスロー・エマルジヨン・チユーブ４４を介
して導管４２へ供給される。従つて導管４２の燃
量量はスロー・ソレノイド・バルブ１６よりの空
気量が増大するほど少くなる。この導管４２の燃
料と空気の混合はスロー・ホール４６よりスロツ
トル・チヤンバへ供給される。 フユーエル・ソレノイド・バルブ２０は燃料の
増量の為のバルブで、始動増量や暖機増量等の為
に用いられる。導管２４と連通する穴４８より導
入された燃料はフユーエル・ソレノイド・バルブ
２０の開口量に応じ、スロツトル・チヤンバへ通
ずる導管５０へ導びかれる。 エアー・ソレノイド・バルブ２２はエンジンへ
供給する空気量を制御するバルブで、エアー・ク
リーナよりの空気が開口５２よりエアー・ソレノ
イド・バルブ２２へ供給され、その開口に応じて
スロツトル・チヤンバへ通じている導管５４へ導
びかれる。 第１図のスロー・ソレノイド・バルブ１６とメ
イン・ソレノイド・バルブ１８によつて空燃比を
制御し、フユーエル・ソレノイド・バルブ２０に
よつて燃料の増量を行なう。さらにスロー・ソレ
ノイド・バルブ１６とメイン・ソレノイド・バル
ブ１８およびエアー・ソレノイド・バルブ２２と
によりアイドル時のエンジン・スピードを制御す
る。 第２図は点火装置であり、増幅器６２を介して
パワー・トランジスタ６４へパルス電流が供給さ
れ、この電流によりトランジスタ６４はONす
る。これによりバツテリ６６より点火コイル６８
へ一次コイル電流が流れる。このパルス電流の立
ち下がりでトランジスタ６４は遮断状態となり、
点火コイル６８の次コイルに高電圧を発生する。 この高電圧は配電器７０を介してエンジンの各
シリンダにある点火プラグ７２のそれぞれにエン
ジン回転に同期して高電圧を配電する。 第３図は排気ガス環流（以下EGRと記す）シ
ステムを説明するためのもので、負圧源８２の一
定負圧が定圧弁８４を介して制御弁８６へ加えて
いる。定圧弁８４はトランジスタ９０に加えられ
る繰返しパルスのONデユーテイ比率に応じ、負
圧源の一定負圧を大気８８へ開放に対する比率を
制御し、制御弁８６への負圧の印加状態を制御す
る。従つて制御弁８６へ加えられる負圧はトラン
ジスタ９０のONデユーテイ比率で定まる。この
定圧弁８４の制御負圧により排気管９２から吸気
管８２へのEGR量が制御される。 第４図は制御システムの全体構成図である。
CPU１０２とリード・オンリ・メモリ１０４
（以下ROMと記す。）とランダム・アクセス・メ
モリ１０６（以下RAMと記す。）と入出力回路
１０８とから構成されている。上記CPUはROM
内に記憶された各種のプログラムにより、入出力
回路１０８からの入力データを演算し、その演算
結果を再び入出力回路１０８へ戻す。これらの演
算に必要な中間的な記憶はRAMを使用する。
CPU，ROM，RAM，入出力回路１０８間の各
種データのやり取りはデータ・バスとコントロー
ル・バスとアドレス・バスからなるバスライン１
１０によつて行なわれる。 入出力回路１０８には第１のアナログ・デイジ
タル・コンバータADC１と第２のアナログ・デ
イジタル・コンバータADC２と角度信号処理回
路１２６と１ビツト情報を入出力する為のデイス
クリート入出力回路１２８（以下DIOと記す）と
の入力手段を持つ。 ADC１にはバツテリ電圧検出センサVBSと冷
却水温センサTWSと大気温センサTASと調整電
圧発生器VRSとスロツトル角センサθTHSとλ
センサλSとの出力がマルチ・プレクサMPXに加
えられ、MPXによりこの内の１つを選択してア
ナログ・デイジタル・変換回路１６４（以下
ADCと記す）へ入力する。ADC１６４の出力で
あるデイジタル値はレジスタ１６６（以下REG
と記す）に保持される。 また負圧センサVCSはADC２，１２４へ入力
され、アナログ・デイジタル・変換回路１７２
（以下ADCと記す）を介してデイジタル変換され
レジスタ１２４（以下REGと記す）へセツトさ
れる。 角度センサANGSからは基準クランク角例え
ば180度クランク角を示す信号（以下REFと記
す）と微少角例えば１度クランク角を示す信号
（以下POSと記す）とが出力され、角度信号処理
回路１２６へ加えられ、ここで波形整形される。 DIO１２８にはアイドル・スイツチIDLE―
SWとトツプ・ギヤ・スイツチTOP―SWとスタ
ータ・スイツチSTART―SWとが入力されてい
る。 次にCPUの演算結果に基づくパルス出力回路
および制御対象について説明する。空燃比制御装
置１６２（以下CABCと記す）はこの実施例では
パルス・デユーテイを変えてスロー・ソレノイド
１６とメイン・ソレノイド１８を制御するもので
ある。CABC１６２のオン・デユーテイを増大し
たことにより、メイン・ソレノイド１８は燃料供
給を減少させる方向にあるので、インバータ１６
３を介して加えられる。一方スロー・ソレノイド
１６はCABCのオン・デユーテイが増大するにつ
れて燃料供給量は増大する。CABC１６２には繰
返しパルス周期をセツトするレジスタCABPとオ
ン・デユーテイをセツトするレジスタCABDと
が設けられており、CPUよりこれらのデータが
それぞれセツトされる。 点火パルス発生回路１６４（以下IGNCと記
す）は点火時期データをセツトするレジスタ
ADVと点火コイル１次電流通電時間を制御する
レジスタDWLとを有し、これらのデータはCPU
よりセツトされる。このIGNC１６４の出力パル
スは点火装置１７０へ印加される。この点火装置
１７０の詳細は第２図に示す通りであり出力パル
スは第２図の増幅器６２へ加えられる。 燃料増量パルス発生回路FSCはパルスのオン・
デユーテイを制御して第１図のフユーエル・ソレ
ノイド２０を制御するもので、繰返し周期をセツ
トするレジスタFSCPとオン時間をセツトするた
めのレジスタFSCDとを有している。 EGR量制御パルス発生回路１７８（以下
EGRCと記す）にはパルス繰返し周期のデータを
セツトするためのレジスタEGRPとオン時間のデ
ータをセツトするためのレジスタEGRDとが設け
られており、繰返しパルスがANDゲート１８４
を介してエアー・ソレノイド・バルブ２２へ加え
られる。このANDゲート１８４にはDIO１２８
の出力DIO１の信号が加えられ、このDIO１信号
がＬ（ロー）レベルの時ANDゲー１８４は閉じ、
エアー・ソレノイド・バルブ２２が制御される。 一方DIO１がＨレベルの時はANDゲート１８
６を閉じ、EGR装置１８８を制御する。EGR装
置１８８の基本構成を第３図に示す。 DIO１２８は上述の如く、１ビツト信号の入出
力回路で、入力あるいは出力のどちらを表わすか
を決定するためのデータを保持するレジスタ
DDRと出力するデータを保持するためのレジス
タDOUTとを有している。このDIO１２８より
フユーエル・ポンプ１９０を制御するための信号
DIO０が出力される。 第５図は第４図の制御回路のプログラムシステ
ムである。キー・スイツチ（図示せず）により電
源がONするとCPUはスタート・モードとなり、
イニシヤライズ・プログラム（INITIALIZ）２
０４を実行する。次に監視プログラム
（MONIT）２０６を実行し、バツク・グラウン
ド・ジヨブ（BACK GROUND JOB）２０８を
実行る。このバツク・グラウンド・ジヨブとして
例えばEGR量の計算タスク（以下EGR CAL.
TASKと記す）やフユーエル・ソレノイドとエ
ア・ソレノイド・バルブの計算タスク（以下
FISCと記す）を実行する。このTASKの実行中、
割込要因（以下IRQと記す）が発生するとIRQの
開示を表わすステツプ２２２より、IRQ要因分析
プログラム２２４（以下IRQ ANALと記す）を
実行する。このIRQ ANALのプログラムはさら
にADC１の終了割込処理（以下ADC１END
IRQと記す）プログラム２２６とADC２の終了
割込処理（以下ADC２END IRQと記す）プログ
ラム２２８と一定期間経過割込処理（以下
INTVIRQと記す）プログラムとエンジン停止割
込処理（以下ENST IRQと記す）プログラムか
らなり、後述する各タスクの起動の必要なタスク
にそれぞれ起動要求（以下QUEUEと記す）を出
す。 このIRQ ANALプログラム２２４内の各プロ
グラムADC１END IRQ２２６やADC２END
IRQ２２８やINTV IRQ２３０の各プログラム
によりタスク実行要求QUEUEが出される各タス
クはレベル・ゼロ・タスク群２５２やレベル１タ
スク群２５４やレベル２タスク群２５６やレベル
３タスク群２５８であるか、あるいは該各タスク
群を構成するタスクである。またENST IRQプ
ログラム２３２により実行要求QUEUEが発生す
るタスクはエンジン停止時の処理タスク２６２
（以下ENST TASKと記す）である。この
ENST TASK２６２が実行されると再び制御シ
ステムはスタート・モードとなり、開始点２０２
へ戻る。 タスク・スケジユーラ２４２はQUEUEの発生
しているタスク群かあるいは実行中断タスク群の
内レベルの高いタスク群（ここではレベル・ゼロ
を最高とする）から実行するように、タスク群の
実行順序を決定する。タスク群の実行が終了する
と終了報告プログラム２５８（以下EXITと記
す）により終了報告される。この終了報告によ
り、実行待ちになつているタスク群の内の最もレ
ベルの高いタスク群を次に実行する。 実行中断タスク群やQUEUEの発生しているタ
スク群がなくなるとタスク・スケジユーラ２４２
より再びバツク・グラウンド・ジヨブ２０８の実
行へ移る。さらにレベル・ゼロ・タスク群からレ
ベル・３タスク群のどれかを実行中にIRQが発生
するとIRQ処理プログラムの開始点２２２へ戻
る。 第１表に各タスクの起動とその機能を示す。
係り、特にセントラル・プロセツシング・ユニツ
ト（以下CPUと記す。）の信号の入力および出力
部のパルス信号処理回路に関する。 CPUを用い、プログラムによりエンジンを制
御する場合、エンジンの状態を検知するセンサよ
りの情報をCPUからの要求に即応してCPUへ伝
送できる形態で保持する入力回路、およびCPU
よりのデイジタル信号をエンジンの制御機構を駆
動するためのパルス信号に変換する出力回路が必
要である。これらの入力あるいは出力回路を高集
積の回路で作ることが要求されている。 エンジン制御回路は例えば米国特許公報
3835819や3969614に示されている。しかし上記回
路では集積度を十分にあげることができない。そ
の理由は回路が複雑になり、配線のためのエリア
が多く必要となる。このためチツプの利用効率が
低下し、チツプサイズが大きくなる。 本発明の目的は高集積化が可能なエンジン制御
システムを提供することである。 本発明の特徴はエンジンの状態を検出し、この
検出値に基づいてエンジンを制御する制御機構の
設定量を演算し、演算された設定量に応じてパル
ス信号を発生し、このパルス信号を上記制御機構
に加えることにより、上記設定量に応じエンジン
を制御するものにおいて；上記設定量に応じたパ
ルス信号を作る手段は；上記設定量がデイジタル
信号状態でセツトされる複数個のシフトレジスタ
と；各シフトレジスタを１ビツトずつシフトする
ためのクロツク信号発生回路と；入力信号を一定
値だけ増加または減少させる増減回路と；シフト
レジスタの保持値を検出する検出回路と；上記シ
フトレジスタの出力と入力を上記増減回路を介し
て閉ループ状につなぐデータ伝送回路を設け、上
記クロツクに応じてシフトレジスタのセツト信号
を上記増減回路に入力し、再びシフトレジスタに
戻すことにより、シフトレジスタにセツトされた
該セツト信号の値を増加または減少させ、この値
が所定値に達したことを上記検出回路で検出し、
この検出点を起点あるいは終点としてパルス信号
を発生することである。 本発明ではシフトレジスタの保持信号を１ビツ
トずつクロツク信号でシフトする構成としている
ので回路構成が単純かつ規則的となるので、配線
部分を少くでき集積化効率が向上する。 以下本発明の一実施例を説明する。 第１図はエンジンのスロツトル・チヤンバの断
面図である。まずこのスロツトル・チヤンバ周辺
に設けられた各ソレノイドの動作により、このス
ロツトル・チヤンバへ供給される燃料量およびバ
イパス空気量の制御を説明する。 アクセル・ペタル（図示せず）によつて低速系
のスロツトル・バルブ１２の開口が制御され、こ
れによりエア・クリーナ（図示せず）からエンジ
ンの各シリンダへの供給空気量が制御される。こ
の低速スロツトル・バルブの開口が大きくなり、
低速側ベンチユリの通過空気量が増大すると、こ
の低速側ベンチユリの負圧によりダイヤフラム
（図示せず）を用いて高速側スロツトル１４を開
口する。これにより吸入空気量増加に伴なう空気
抵抗の増大を軽減する。 このようにしてスロツトル・バルブで制御され
てエンジンへ供給される空気流量は、負圧センサ
（図示せず）によりアナログ量として取り込まれ
る。このアナログ量およびその他の後で述べるセ
ンサよりの信号に基づき、第１図の各ソレノイ
ド・バルブ１６，１８，２０，２２の開度が制御
される。 次に燃料供給量の制御について説明する。燃料
タンクから導びかれた燃料は導管２４よりメイ
ン・ジエツト２６を介して導管２８へ導びかれ
る。さらに導管２４の燃料はまたメイン・ソレノ
イド・バルブ１８を介して導管２８へ導びかれ
る。従つて導管２８への導入燃料はメイン・ソレ
ノイド・バルブ１８の開口が大きくなればなるほ
ど多くなり、これらの燃料はさらにメイン・エマ
ルジヨン・チユーブ３０で空気と混合され、メイ
ン・ノズル３２よりベンチユリ３４に供給され
る。高速スロツトル１４の開口時にはさらにノズ
ル３６からもベンチユリ３８に燃料は吸出され
る。一方メイン・ソレノイド・バルブ１８と同時
にスロー・ソレノイド・バルブ１６も制御され、
このスロー・ソレノイド・バルブ１６が開口する
とエアー・クリーナを介した空気は開口４０よ
り、導管４２へ供給される。一方導管２８よりの
燃料はスロー・エマルジヨン・チユーブ４４を介
して導管４２へ供給される。従つて導管４２の燃
量量はスロー・ソレノイド・バルブ１６よりの空
気量が増大するほど少くなる。この導管４２の燃
料と空気の混合はスロー・ホール４６よりスロツ
トル・チヤンバへ供給される。 フユーエル・ソレノイド・バルブ２０は燃料の
増量の為のバルブで、始動増量や暖機増量等の為
に用いられる。導管２４と連通する穴４８より導
入された燃料はフユーエル・ソレノイド・バルブ
２０の開口量に応じ、スロツトル・チヤンバへ通
ずる導管５０へ導びかれる。 エアー・ソレノイド・バルブ２２はエンジンへ
供給する空気量を制御するバルブで、エアー・ク
リーナよりの空気が開口５２よりエアー・ソレノ
イド・バルブ２２へ供給され、その開口に応じて
スロツトル・チヤンバへ通じている導管５４へ導
びかれる。 第１図のスロー・ソレノイド・バルブ１６とメ
イン・ソレノイド・バルブ１８によつて空燃比を
制御し、フユーエル・ソレノイド・バルブ２０に
よつて燃料の増量を行なう。さらにスロー・ソレ
ノイド・バルブ１６とメイン・ソレノイド・バル
ブ１８およびエアー・ソレノイド・バルブ２２と
によりアイドル時のエンジン・スピードを制御す
る。 第２図は点火装置であり、増幅器６２を介して
パワー・トランジスタ６４へパルス電流が供給さ
れ、この電流によりトランジスタ６４はONす
る。これによりバツテリ６６より点火コイル６８
へ一次コイル電流が流れる。このパルス電流の立
ち下がりでトランジスタ６４は遮断状態となり、
点火コイル６８の次コイルに高電圧を発生する。 この高電圧は配電器７０を介してエンジンの各
シリンダにある点火プラグ７２のそれぞれにエン
ジン回転に同期して高電圧を配電する。 第３図は排気ガス環流（以下EGRと記す）シ
ステムを説明するためのもので、負圧源８２の一
定負圧が定圧弁８４を介して制御弁８６へ加えて
いる。定圧弁８４はトランジスタ９０に加えられ
る繰返しパルスのONデユーテイ比率に応じ、負
圧源の一定負圧を大気８８へ開放に対する比率を
制御し、制御弁８６への負圧の印加状態を制御す
る。従つて制御弁８６へ加えられる負圧はトラン
ジスタ９０のONデユーテイ比率で定まる。この
定圧弁８４の制御負圧により排気管９２から吸気
管８２へのEGR量が制御される。 第４図は制御システムの全体構成図である。
CPU１０２とリード・オンリ・メモリ１０４
（以下ROMと記す。）とランダム・アクセス・メ
モリ１０６（以下RAMと記す。）と入出力回路
１０８とから構成されている。上記CPUはROM
内に記憶された各種のプログラムにより、入出力
回路１０８からの入力データを演算し、その演算
結果を再び入出力回路１０８へ戻す。これらの演
算に必要な中間的な記憶はRAMを使用する。
CPU，ROM，RAM，入出力回路１０８間の各
種データのやり取りはデータ・バスとコントロー
ル・バスとアドレス・バスからなるバスライン１
１０によつて行なわれる。 入出力回路１０８には第１のアナログ・デイジ
タル・コンバータADC１と第２のアナログ・デ
イジタル・コンバータADC２と角度信号処理回
路１２６と１ビツト情報を入出力する為のデイス
クリート入出力回路１２８（以下DIOと記す）と
の入力手段を持つ。 ADC１にはバツテリ電圧検出センサVBSと冷
却水温センサTWSと大気温センサTASと調整電
圧発生器VRSとスロツトル角センサθTHSとλ
センサλSとの出力がマルチ・プレクサMPXに加
えられ、MPXによりこの内の１つを選択してア
ナログ・デイジタル・変換回路１６４（以下
ADCと記す）へ入力する。ADC１６４の出力で
あるデイジタル値はレジスタ１６６（以下REG
と記す）に保持される。 また負圧センサVCSはADC２，１２４へ入力
され、アナログ・デイジタル・変換回路１７２
（以下ADCと記す）を介してデイジタル変換され
レジスタ１２４（以下REGと記す）へセツトさ
れる。 角度センサANGSからは基準クランク角例え
ば180度クランク角を示す信号（以下REFと記
す）と微少角例えば１度クランク角を示す信号
（以下POSと記す）とが出力され、角度信号処理
回路１２６へ加えられ、ここで波形整形される。 DIO１２８にはアイドル・スイツチIDLE―
SWとトツプ・ギヤ・スイツチTOP―SWとスタ
ータ・スイツチSTART―SWとが入力されてい
る。 次にCPUの演算結果に基づくパルス出力回路
および制御対象について説明する。空燃比制御装
置１６２（以下CABCと記す）はこの実施例では
パルス・デユーテイを変えてスロー・ソレノイド
１６とメイン・ソレノイド１８を制御するもので
ある。CABC１６２のオン・デユーテイを増大し
たことにより、メイン・ソレノイド１８は燃料供
給を減少させる方向にあるので、インバータ１６
３を介して加えられる。一方スロー・ソレノイド
１６はCABCのオン・デユーテイが増大するにつ
れて燃料供給量は増大する。CABC１６２には繰
返しパルス周期をセツトするレジスタCABPとオ
ン・デユーテイをセツトするレジスタCABDと
が設けられており、CPUよりこれらのデータが
それぞれセツトされる。 点火パルス発生回路１６４（以下IGNCと記
す）は点火時期データをセツトするレジスタ
ADVと点火コイル１次電流通電時間を制御する
レジスタDWLとを有し、これらのデータはCPU
よりセツトされる。このIGNC１６４の出力パル
スは点火装置１７０へ印加される。この点火装置
１７０の詳細は第２図に示す通りであり出力パル
スは第２図の増幅器６２へ加えられる。 燃料増量パルス発生回路FSCはパルスのオン・
デユーテイを制御して第１図のフユーエル・ソレ
ノイド２０を制御するもので、繰返し周期をセツ
トするレジスタFSCPとオン時間をセツトするた
めのレジスタFSCDとを有している。 EGR量制御パルス発生回路１７８（以下
EGRCと記す）にはパルス繰返し周期のデータを
セツトするためのレジスタEGRPとオン時間のデ
ータをセツトするためのレジスタEGRDとが設け
られており、繰返しパルスがANDゲート１８４
を介してエアー・ソレノイド・バルブ２２へ加え
られる。このANDゲート１８４にはDIO１２８
の出力DIO１の信号が加えられ、このDIO１信号
がＬ（ロー）レベルの時ANDゲー１８４は閉じ、
エアー・ソレノイド・バルブ２２が制御される。 一方DIO１がＨレベルの時はANDゲート１８
６を閉じ、EGR装置１８８を制御する。EGR装
置１８８の基本構成を第３図に示す。 DIO１２８は上述の如く、１ビツト信号の入出
力回路で、入力あるいは出力のどちらを表わすか
を決定するためのデータを保持するレジスタ
DDRと出力するデータを保持するためのレジス
タDOUTとを有している。このDIO１２８より
フユーエル・ポンプ１９０を制御するための信号
DIO０が出力される。 第５図は第４図の制御回路のプログラムシステ
ムである。キー・スイツチ（図示せず）により電
源がONするとCPUはスタート・モードとなり、
イニシヤライズ・プログラム（INITIALIZ）２
０４を実行する。次に監視プログラム
（MONIT）２０６を実行し、バツク・グラウン
ド・ジヨブ（BACK GROUND JOB）２０８を
実行る。このバツク・グラウンド・ジヨブとして
例えばEGR量の計算タスク（以下EGR CAL.
TASKと記す）やフユーエル・ソレノイドとエ
ア・ソレノイド・バルブの計算タスク（以下
FISCと記す）を実行する。このTASKの実行中、
割込要因（以下IRQと記す）が発生するとIRQの
開示を表わすステツプ２２２より、IRQ要因分析
プログラム２２４（以下IRQ ANALと記す）を
実行する。このIRQ ANALのプログラムはさら
にADC１の終了割込処理（以下ADC１END
IRQと記す）プログラム２２６とADC２の終了
割込処理（以下ADC２END IRQと記す）プログ
ラム２２８と一定期間経過割込処理（以下
INTVIRQと記す）プログラムとエンジン停止割
込処理（以下ENST IRQと記す）プログラムか
らなり、後述する各タスクの起動の必要なタスク
にそれぞれ起動要求（以下QUEUEと記す）を出
す。 このIRQ ANALプログラム２２４内の各プロ
グラムADC１END IRQ２２６やADC２END
IRQ２２８やINTV IRQ２３０の各プログラム
によりタスク実行要求QUEUEが出される各タス
クはレベル・ゼロ・タスク群２５２やレベル１タ
スク群２５４やレベル２タスク群２５６やレベル
３タスク群２５８であるか、あるいは該各タスク
群を構成するタスクである。またENST IRQプ
ログラム２３２により実行要求QUEUEが発生す
るタスクはエンジン停止時の処理タスク２６２
（以下ENST TASKと記す）である。この
ENST TASK２６２が実行されると再び制御シ
ステムはスタート・モードとなり、開始点２０２
へ戻る。 タスク・スケジユーラ２４２はQUEUEの発生
しているタスク群かあるいは実行中断タスク群の
内レベルの高いタスク群（ここではレベル・ゼロ
を最高とする）から実行するように、タスク群の
実行順序を決定する。タスク群の実行が終了する
と終了報告プログラム２５８（以下EXITと記
す）により終了報告される。この終了報告によ
り、実行待ちになつているタスク群の内の最もレ
ベルの高いタスク群を次に実行する。 実行中断タスク群やQUEUEの発生しているタ
スク群がなくなるとタスク・スケジユーラ２４２
より再びバツク・グラウンド・ジヨブ２０８の実
行へ移る。さらにレベル・ゼロ・タスク群からレ
ベル・３タスク群のどれかを実行中にIRQが発生
するとIRQ処理プログラムの開始点２２２へ戻
る。 第１表に各タスクの起動とその機能を示す。
【表】
この第１表において、第５図の制御システムを
管理するためのプログラムとして、IRQ ANAL
プログラムやTASK SCHDULERやEXITがあ
る。これらのプログラム（以下OSと記す）は第
６図の如くROMのアドレスA000からアドレス
A300に保持されている。 さらにレベル・ゼロ・プログラムとして
AD1IN，AD1ST，AD2IN，AD2ST，RPMIN
の各プログラムがあり、通常INTV IRQの10〔ｍ
sec〕で起動される。レベル１プログラムとし
てCARBC，IGNCAL，DWLCALプログラムが
あり、INTV IRQの20〔ｍ sec〕ごとに起動さ
れる。レベル２プログラムのLAMBDAプログラ
ムがあり、INTV IRQの40〔ｍ sec〕ごとに起
動される。レベル３プログラムとしてHOSEIプ
ログラムがあり、INTV IRQの100〔ｍ sec〕ご
とに起動される。またバツク・グラウンド・ジヨ
ブとしてEGRCALとFISCプログラムがある。上
記レベル・ゼロ・プログラムはPROG１としてそ
れぞれ第６図のROMのアドレスA700からAB00
に記憶されている。レベル・１プログラムPROG
２としてROM１０４のアドレスAB00からAE00
に記憶されている。レベル２プログラムはPROG
３としてROM１０４のアドレスAF00からB000
に記憶されている。レベル３プログラムはPROG
４としてROM１０４のアドレスB000からB100
に記憶されている。またバツク・グラウンド・ジ
ヨブ・プログラムはB100からB200に保持されて
いる。なお上記プログラムPROG１からPROG４
までの各プログラムのスタード・アドレスのリス
ト（以下SFTMRと記す）がB200からB300まで
に保持され、PROG１からPROG４までの各プロ
グラム起動周期を表わす値（以下TTMと記す）
がアドレスB300からB400に記憶されている。 その他のデータは必要に応じB400からB500に
記憶される。それに続いて演算のためのデータ
ADV・MAPやAF・MAP，EGR・MAPをそれ
ぞれ記憶している。 次に第５図におけるIRQの発生に基づく処理の
説明を第７図を用いて行なう。IRQの要因分析の
プログラム２２４はADC1END IRQ２２６の処
理とADC2END IRQ２２８の処理とINTVIRQ
２３０の処理とENST IRQ２３２の処理とから
なつている。ここで各プログラム２２６，２２
８，２３０，２３２のそれぞれを実行するために
は先ず、IRQ要求は何かを調べる。このため第４
図のSTATUSレジスタ１９８の内容が調べられ
る。このSTATUSレジスタの内容を見ることに
より、IRQの発生要因が判明する。この発生要因
に応じて上記各プログラム２２６，２２８，２３
０，２３２を実行し、これによりTASK２５２，
２５４，２５６，２５８，２６２の内の実行が必
要なTASKに起動要求（QUEUE）を出す。 但しIRQの発生を多くすると管理プログラム
OSの実行時間が多くなり実質的なエンジン制御
の為の演算時間がとれなくなる欠点がある。従つ
てこの実施例では、ADC2END IRQ２２８は
INITIALIZあるいはMONITプログラム２０４
と２０６の実行中のみ発生させ、その他は発生さ
せない。つまりMONITプログラム２０６の実行
により第４図のMASKレジスタ２００に
ADC2END IRQの禁止命令をセツトする。また
ADC1END IRQ２２６は最初から発生させない。
つまりスタート点である２０２で全ての割込みが
禁止されるように入出力回路のゼネラル・リセツ
ト信号でIRQ発生禁止状態になるようにMASK
レジスタをセツトする。その後IRQ禁止解除の命
令を出さないようにすることによりADC1END
IRQを禁止状態とする。 プログラム２２４の具体例を第７図に示す。
IRQの入口２２２よりステツプ５０２へ行く。こ
こでIRQの発生要求がADC2END IRQかどうか
を判断し、そうであればステツプ５１６でタス
ク・レベル・ゼロのプログラムに起動要求を出
す。RAM内のタスク・コントロール・ワード
TCW0のb6に“１”のフラグを立てる。そして
TASK SCHDULER２４２へ進む。ADC2END
IRQが発生するのはこの実施例では第５図の
INITIALIZプログラム２０４の実行中のみであ
る。それ以外の状態ではADC2END IRQは禁止
される。ステツプ５０２の判断が“NO”の場合
ステツプ５０４へ進む。 ステツプ５０４でIRQの要因が一定周期で発生
するINTV IRQかどうかを判断する。“YES”の
場合、ステツプ５０６へ進む。ステツプ５０６か
らステツプ５１４はタスク・レベル・ゼロからタ
スク・レベル３までのプログラムの起動タイミン
グかどうかの判断をする機能を持つ。先ずタス
ク・レベル・ゼロを調べる。タスク・レベル・ゼ
ロのタスク・コントロール・ワードすなわち第９
図のTCW０のb0〜b5までのカウンタ０（CNTR
０）をプラス１だけインクリメントする。ステツ
プ５０８でTCW０のカウンタ０の値と第９図の
タスク起動タイマTTM０と比較する。ここで
TTM０には“１”が入つている。ここでINTV
IRQは10〔ｍ sec〕毎に発生するものとしている
ので、TTM０に“１”が入つていることはタス
ク・レベル・ゼロ・プログラム（第５図の２５
２）は10〔ｍ sec〕毎に起動されることを表わし
ている。第９図のカウンタCNTR０とTTM０を
ステツプ５０８で比較し、一致する場合“YES”
へ進む。この場合は一致するのでステツプ５１０
へ進み、タスク・コントロール・ワードTCW０
のb6にフラグ“１”を立てる。この実施例では各
TCWのb6はそのタスクの起動要求のフラグとな
る。ステツプ５１０でTCW０のb6にフラグ“１”
を立てたのでこのTCW０のb0〜b5に設けられた
カウンタCNTR０をクリアする。 ステツプ５１２でタスク・レベル・ゼロからタ
スク・レベル１の起動タイミング検索に移る。ス
テツプ５１４でタスク・レベル３の終了かを判断
する。つまりｎ＝４かを判断する。この場合ｎ＝
１であるので、ステツプ５０６へ戻る。ステツプ
５０６でタスク・レベル１のプログラムのタス
ク・コントロール・ワードである第９図のRAM
内のTCW１のカウンタCNTR１の内容を＋１イ
ンクリメントする。ステツプ５０８で、第９図の
ROMのTTM１と比較する。この実施例では
TTM１の内容は“２”である。つまりタスク・
レベル１の起動タイミングは20〔ｍ sec〕であ
る。今カウンタCNTR１の内容が“１”である
と仮定すると５０８の判断は“NO”つまりタス
ク・レベル１プログラム２５４は起動タイミング
ではないことが判断され、ステツプ５１２へ進
む。ここで再び検索されるタスク・レベルが更新
され、次はタスク・レベル２となる。同様にして
タスク・レベル３まで終了すると、ステツプ５１
２でｎ＝４となり、ステツプ５１４でｎ＝
nMAXの条件が満足される。そしてタスク・ス
ケジユーラ２４２へ進む。 ステツプ５０４でINTV IRQでなければステ
ツプ５１８へ進む。ここでエンジン停止を示す
ENST IRQかどうかを判断する。ステツプ５０
４で“NO”の場合かならずENST IRQのはず
であり、ステツプ５１８を省略してステツプ５２
０へ進んでもよい。ステツプ５２０はエンジン停
止に基づく特別のプログラムで燃料ポンプを停止
し、さらに点火系燃料系の全ての出力系の信号を
リセツト状態にし、第５図のスタート点２０２へ
戻る。 第８図はタスク・スケジユーラ２４２の詳細フ
ローチヤートであり、ステツプ５３０でタスク・
レベルｎの実行が必要かを判断する。最初はｎ＝
０であり、タスク・レベル・ゼロのプログラムの
実行の必要について判断する。これはタスク・コ
ントロール・ワードTCWのb6とb7を検索するこ
とにより判断できる。b6は起動要求フラグでここ
に“１”が立つていると起動要求が“有り”であ
ることがわかる。またb7には実行中を示すフラグ
であり、ここに“１”が立つていると実行中であ
り今中断されていることになる。従つてb6とb7の
少くともどちらかに“１”があれば実行要となり
ステツプ５３８へ進む。 ステツプ５３８でb7のフラグを判断し、b7が
“１”であれば実行中断中であり点５４０よりそ
の中断していた実行を再開する。b6とb7の双方に
フラグが立つていてもやはりステツプ５３８の判
断は“YES”となり、中断中のところのプログ
ラムから再開する。b6のみが“１”の場合、その
レベルの起動要求フラグつまりb6をステツプ５４
２でクリアして、ステツプ５４４でb7のフラグ
（以下RUNフラグと記す）をセツトする。ステツ
プ５４２と５４４はそのタスク・レベルの起動要
求状態から実行状態に進んだことを示す。ステツ
プ５４６でそのタスク・レベル・プログラムのス
タート・アドレスを検索する。これは第９図に示
したROMの内に各タスク・レベルのTCWに対
応させて設けられたスタート・アドレス・テーブ
ルTSAより求められ、このスタート・アドレス
ジヤンプすることによりそのタスクの実行が行な
われる。 第８図へ戻つてステツプ５３０で“NO”と判
断された場合、この場合は検索のタスク・レベル
のプログラムには起動要求がでていなくしかも、
実行中断でもないことを示している。この場合次
のタスク・レベルの検索にうつる。つまりタス
ク・レベルのｎがｎ＋１となつてレベルが１つ移
動する。ここでｎがMAXつまりここでは４であ
るかを見、４でなければ再びステツプ５３０へ進
む。これを繰り返し、ｎ＝４となると点536より
バツク・グラウンド・ジヨブの中断点へ戻る。つ
まり点５３６ではタスク・レベル・ゼロ〜３まで
の全てのプログラムに実行の必要がないことが判
明したことになり、IRQの発生前のバツク・グラ
ウンド・ジヨブの中断点へ戻る。 第９図は上で述べたタスク・コントロール・ワ
ードTCWとROM内のタスク・起動周期を表わ
すTTMとタスク・スタート・アドレス・テーブ
ルの関係を示したものである。タスク・コントロ
ール・ワードTCWの０〜３に対応してROM内
にタスク起動周期TTMがあり、INTV IRQごと
にTCWのカウンタCNTRが各々更新され、各タ
スクのTTMと一致したことにより、そのTCW
のb6にフラグが立つ。このフラグにより次に
ROM内のタスク・スタート・アドレスTSAより
そのタスクのスタート・アドレスが検索され、そ
のスタート・アドレスジヤンプすることによりプ
ログラム１〜４の選ばれたプログラムが実行され
る。この実行中はRAM内のそのプログラムに対
応したTCWのb7にフラグが立つ。このフラグが
立つている間は実行中であることが判断できる。
このようにして第５図のタスク・スケジユーラ２
４２のプログラムが実行される。そして例えばレ
ベル０〜３までのプログラム２５２〜２５８のい
ずれかが実行される。この実行中にIRQが発生す
れば再びそのタスクを中断してIRQの処理にな
る。今IRQが発生してないとすると実行中のタス
クの処理はやがて終了する。これにより終了報告
を行うため、EXITプログラム２６０へ進む。 このEXITプログラムの詳細を第１６図に示
す。このプログラムは、終了タスクを見つけるた
め、ステツプ５６２と５６４からなる。このステ
ツプ５６２と５６４で先ずタスク・レベルのゼロ
より検索し、終了したタスク・レベルを見つけ
る。これによりステツプ５６８へ進み、ここで終
了したタスクのタスク・コントロール・ワードの
b7のRUNフラグをリセツトする。これによりそ
のプログラムの実行が完全に終つたことになる。
そして再びタスク・スケジユーラへ戻り、次の実
行プログラムが決定される。 第１１図は第４図のIRQ回路の詳細である。
IRQの要求をCPUに行う条件が生じると
STATUSレジスタの対応したビツトへフラグが
立つ。この条件に基づいてIRQのサービス要求を
CPUへ行なうかどうかの条件は上で述べた如く
MASKレジスタへセツトされる。MASKレジス
タとSTATUSレジスタの各対応するビツトはそ
れぞれANDゲート７４８，７５０，７７０，７
７２の対応する入力へつながり、MASKレジス
タとSTATUSレジスタの両条件が満されたビツ
トについてORゲート７５１を介してIRQの要求
信号が出る。 STATUSの内容をバス１１０を介してCPUが
読み取り可能であり、第７図でステツプ５０２，
５０４，５１８はこのSTATUSを解読すること
により割込要因の分析が可能となる。 次にこのSTATUSにIRQサービス要求の条件
が成立したことをフラグをセツトする動作を説明
する。先ずINTV IRQの成立条件が満されたか
どうかを調べる為、レジスタ７３５へCPUより
タイマ割込周期を示すデータ（例えば10mS）を
バス１１０を介してセツトする。またカウンタ７
３６はCLOCKを計数し、その計数値が上記レジ
スタ７３５のセツト値と一致したことによりコン
パレータ７３７が動作する。これによりフリツプ
フロツプ７３５が動作し、STATUSレジスタの
対応するビツトフラグがセツトされる。 ANDゲート７４７はフリツプフロツプ７３５
とカウンタ７３６へリセツトをかけるためのゲー
トである。またフリツプフロツプ７３５はカウン
タ７３６へリセツトデータが回り込むのを防止す
る為である。 次にエンジンの停止（所定以下の回転速度にな
つたこと）を検知する回路を示す。CPUよりレ
ジスタ７４１へ所定時間を表わす値がセツトされ
る。一方カウンタ７４２はクロツクパルス
CLOCKを計数する。このカウンタのリセツト端
子にはエンジン回転に同期したSREFPパルス
（第２９図で後述する。）が入力される。エンジン
が回転している状態では常にSREFPパルスでカ
ウンタ７４２にリセツトされ、レジスタ７４１の
セツト値に達しない。しかしエンジン回転が非常
に低下するとカウンタ７４２の値がレジスタ７４
１のセツト値に達しコンパレータ７４３よりフリ
ツプフロツプ７４４へ出力が送られ、STATUS
レジスタへフラグがセツトされる。またアンドゲ
ート７４９は上記ANDゲート７４７と同様、リ
セツトの為に設けられている。ADC1END IRQ
とADC2END IRQも同様であり、ADC1のシー
ケンス動作が終了するとフリツプフロツプ７６４
へ“１”がセツトされる。さらにCPUよりバ
ス・ライン７５２を介してフリツプフロツプ７６
２へ“１”がセツトされるとANDゲート７７０
の条件がとれ、ORゲートIRQを介してCPUへ
ADC1END IRQのサービスを要求する。しかし
フリツプフロツプ７６２に“１”がセツトされて
いない場合はADC1END IRQは禁止される。
ADC２についても同様で、ADC２のシーケンス
の終了でフリツプフロツプ７６８に“１”がセツ
トされる。このときフリツプフロツプ７６６に
“１”がセツトされていればADC２END IRQは
ANDゲート７７２とORゲート７５１を介して発
生するが、フリツプフロツプ７６６に“１”がセ
ツトされていないと、ANDゲート７７２の条件
がとれないのでADC2END IRQは発生しない。
従つてフリツプフロツプ７３９，７４５，７６
２，７６６に対し“１”をセツトしたもののみの
IRQが発生し、“０”をセツトするとIRQの発生
を禁止する状態となる。 第１２図は第４図のCABC１６２を構成するレ
ジスタCABDやCABP、あるいはIGNC１６４の
レジスタADVやDWL、あるいはFSC１７２のレ
ジスタFSCDやFSCP、あるいはEGRC１７８の
レジスタEGRDやEGRP、あるいは第１１図のレ
ジスタ７３５とカウンタ７３６、コンパレータ７
３７からなるINTV IRQ発生回路、あるいはレ
ジスタ７４１とカウンタ７４２とコンパレータ７
４７からなるENST IRQ発生回路、のパルス出
力の動作原理を示すブロツク図である。シフトレ
ジスタ１００２にはCPUを駆動するためのクロ
ツクと共通の２相クロツクφ１とφ２から作られ
たＧ１，Ｇ２，Ｇ３，Ｇ４クロツクが入力され、
このレジスタの各１ビツトを構成するラツチ回路
はマスターとスレーブからそれぞれ構成される。
このラツチ回路はこれら４相クロツクＧ１，Ｇ
２，Ｇ３，Ｇ４によつてシフト動作を行なう。こ
の実施例ではシフトレジスタ１００２は８ビツト
で構成され、しかも４相クロツクで駆動される
が、ビツト数は制御精度に応じて定められ、例え
ば16ビツトでも良い。さらにクロツクも２相ある
いは多相クロツクで動作するようにしてもよい。 ８ビツトラツチレジスタ１００６はバス１１０
とのインタフエース回路を含み、バスライン１１
０を介してCPUよりデータの書込みおよび読出
が可能である。データ転送回路１００４は制御信
号G4SETまたはG2MOVEに応答してラツチレジ
スタ１００６とシフトレジスタ１００２間でデー
タ転送を行なう。増減回路１００８はキヤリを処
理する。ゼロ検出回路１００９はシフトレジスタ
１００２のオールゼロを増減回路の出力を検知す
ることにより検出する。この増減回路１００８は
シフトレジスタ１００２を構成する20ビツトラツ
チ回路から１ビツトデータを受け、キヤリ処理を
行ない、シフトレジスタ１００２の27ビツトラツ
チ回路へ１ビツトデータを出力する。 シフトレジスタ１００２と増減回路１００８の
動作を詳細に説明する。シフトレジスタ１００２
の20ビツトラツチ回路のデータＱ０がデイクレメ
ンタへ入力される。この時、最初にシフトレジス
タへ入力されていたデータが「10001100」であつ
たとすると20ビツト目の「０」がＱ０として入力
される。また増減回路１００８にデイクリメント
機能をさせる場合、入力端子DECとCINを“１”
とする。このCIN端子に“０”を入力すると増減
回路１００８はインクリメントもデイクレメント
もせず、入力データをそのまま出力する。今、
CIN端子に“１”が入力されているとする。増減
回路１００８は次の論理式で最初の出力QO０を
行なう。 QO0＝Q0CIN ……(1) ここで今Q0＝０，CIN＝１であり、はイツ
クスクルーシブOR（EXELUSIVE OR）である。
従つてQO0＝１となる。またキヤリＣ０は次の
論理式となる。 C0＝0・CIN ……(2) ここでQ0＝０なので0＝１であり、またCIN
＝１である。従つてC0＝１となる。 以上の動作から出力端子QOiより１がシフトレ
ジスタ１００２の27ビツトラツチ回路へ出力さ
れ、シフトレジスタの値は「11000110」となる。
次のクロツクで最初の「10001100」データの第２
番目のビツト信号である「０」がシフトレジスタ
１００２の20ラツチ回路より増減回路１００８の
Qi入力端子へＱ１信号として入力される。この
とき増減回路１００８の出力端QO１に表われる
信号QO１は次の論理式となる。 QO1＝Q1C0 ……(3) ここでQ1＝０，C0＝１なのでQO1＝１となる。
このC0の値は前のビツトで処理されたキヤリで
あり、増減回路１００８内に保持されていたもの
である、増減回路は出力QO１の処理と共にキヤ
リの処理も行う。ここでキヤリＣ１は次の式とな
る。 C1＝1・C0 ……(4) ここで1＝１，C0＝１なのでC1＝１となり、
増減回路１００８内にキヤリとして“１”が保持
される。増減回路１００８より１が出力されるの
でこの時点でシフトレジスタ１００２の保持値は
「11100011」となる。 第３番目のクロツクにより増減回路へＱ２入力
として“１”が入力される。出力QO2は QO2＝Q2C1 ……(5) となる。ここでQ2＝１，C1＝１なのでQO2＝０
となる。キヤリＣ２は C2＝2・C1 ……(6) となり、2＝０，C1＝１なのでC2＝０となる。
従つてキヤリとして“０”が保持され、一方シフ
トレジスタの値は「01110001」となる。 以上の動作より分るように増減回路１００８の
出力の論理式は次の式になる。 最初の出力QO0＝Q0CIN ……(7) ２回以降の出力QOi＝QiCi−１ ……(8) ここでＱ０は増減回路への最初の入力である。
またCINおよびDECはデイクレメンタ機能への
制御入力であり“１”であればデイクレメントを
行ない、“０”であればそのままデイクレメント
せずに出力する。 増減回路内に保持されるキヤリは次の論理式と
なる。 最初のキヤリC0＝0・CIN ……(9) ２回以降のキヤリCi＝・Ci−１ ……(10) ここでQiは増減回路１００８へのｉ番目の入
力であり、Ci−１は前の回で求められ保持されて
いたキヤリである。 以上の式(7)〜(10)により、第４番目のクロツクで
シフトレジスタの値は「10111000」、となり、続
いて第５のクロツクで「01011100」、第６のクロ
ツクで「00101110」、第７のクロツクで
「00010111」、第８のクロツクで「10001011」とな
る。このことから分かるようにφ１とφ２に基づ
く４相クロツクが８回送られてくると初めの値
「10001100」が「10001011」と減算される。この
ようにしてシフトレジスタを構成するビツト数だ
けクロツクが送られてくるとデイクレメント機能
の場合“−１”した値に変り、インクレメント機
能の場合“＋１”した値になる。 次にこのシフトレジスタ１００２や増減回路１
００８、ラツチレジスタ１００６、転送回路１０
０４の基本回路を第１３図ａ，ｂと第１４図を用
いて説明する。第１３図ａはダイナミツク型イン
バータ１０１０，１０１２よりなる１ビツト分の
シフト回路である。インバータ１０１０の，
はインバータ１０１０がクロツクＧ１，Ｇ２で駆
動されることを意味し、同様にインバータ１０１
２の，はインバータ１０１２がクロツク，
で駆動されることを示している。この第１３図
ａはMOS図の形で書いた回路が第１３図ｂであ
る。この第１３図ｂの動作を第１４図の動作波形
図を用いて説明する。先ずクロツクφ１とφ２の
２相クロツクに対応して４相クロツクＧ１〜Ｇ４
を作る。区間Ｃ１ではG1＝１，G2＝１であり、
トランジスタTR１とTR２がONとなる。しかし
TR３のゲート・ソース間電圧がしきいち電圧に
達しないのでTR３がOFFとなり、出力OUT１
につながる外部負荷、例えば分布容量Ｃをプリチ
ヤージする。次に区間Ｄ１ではG1＝０，Ｇ＝１
であるのでトランジスタTR１はOFF、TR２は
ONとなる。TR３はIN１が“０”のためOFFの
ままである。従つて分布容量ＣにはVCC（電源電
圧）がプリチヤージされた時の電荷がそのまま保
持される。この事によりインバータ１０１０は入
力IN1＝０に対し出力OUT1＝１が出力されてい
ることになる。 次に区間Ｅ１でＧ３，Ｇ４が“１”となり、
OUT２につながる分布容量をプリチヤージする。
そして区間Ｄ１で論理動作を行なう。つまり、
G3＝０，G4＝１，IN2＝１となるので、トラン
ジスタTR５，TR６がOFF状態となり、プリチ
ヤージされた電荷が放電する。従つてOUT２は
“０”出力となる。 さらに他の基本回路を第１５図ａに示す。さら
にこのMOS図を第１５図ｂに示す。この回路動
作は基本的に第１３図の回路と同じである。先ず
クロツクＧ３とＧ４によりトランジスタTR３と
TR４がON状態となり、OUTに接続されている
浮遊容量をプリチヤージする。次にトランジスタ
TR３，TR４，TR５，TR６よりなる論理回路
により論理動作を行なう。ここでトランジスタ
TR３とTR４およびTR５とTR６はそれぞれ直
列接続されているのでANDゲートとなる。また
各直列回路は各々並列接続となつているのでOR
ゲートとして作用する。 第１６図は第１２図の１ビツトについてのシフ
トレジスタとデータ転送回路、ラツチレジスタを
示したものであり、ブロツク１０２２は１ビツト
のシフトレジスタ、ブロツク１０２２は１ビツト
のデータ転送回路、ブロツク１０２６は１ビツト
のラツチ回路、ブロツク１０２８はラツチ回路１
０２６とデータバス間の１ビツトのインターフエ
ース回路である。第１２図はこの第１６図の回路
が８個直列につながつている。 先ず１ビツトのシフト回路を第１７図ａで説明
する。クロツクG1＝“１”のタイミングで第１７
図ａの実線で示した部分が動作状態にあり、トラ
ンジスタ１０２７，１０２８がON状態となり、
入力信号SINはトランジスタ１０２７，１０２
８、インバータ１０４８を介して信号線１０３０
へ伝えられる。そしてこの信号線１０３０に存在
する容量を充電することにより入力SINが信号線
１０３０に保持されている。 次にクロツクG1＝０のタイミングでトランジ
スタ１０２７，１０２８はOFFとなり、信号線
１０３２と１０２８は分離される。この時、以下
で説明するラツチ回路のインバータ１０４２，１
０４４も動作状態にある。Ｇ１，Ｇ２のクロツク
の次にＧ３，Ｇ４のクロツクで動作する回路を第
１７図ｂに示す。信号線１０３０に保持されてい
た信号は第１３図で説明した如くＧ３の立下りに
同期して出力SOUTに伝達される。つまりクロ
ツクＧ１，Ｇ２で入力SINのデータは信号線１０
３０に保持され、クロツクＧ３，Ｇ４でインバー
タ１０４０から出力される。このようにクロツク
Ｇ１，Ｇ２，Ｇ３，Ｇ４のタイミングに同期して
入力SINは出力SOUTとして送り出され、１ビツ
トのシフトが完了する。このクロツクＧ１〜Ｇ４
の繰返しによりシフトレジスタはシフトを繰返
す。そして第１２図の如く、８個の１ビツトシフ
トレジスタが直列につながり８ビツトシフトレジ
スタを構成している場合、各１ビツトレジスタに
それぞれ入力されている（第１２図では省略）ク
ロツクＧ１〜Ｇ４によりそれぞれシフト動作が行
なわれる。そしてクロツクＧ１〜Ｇ４が８回入力
されることにより、保持されていた８ビツトデー
タはこのシフトレジスターを一巡する。 次に第１７ａと１７ｂ図により、ラツチ回路１
０２６の動作を説明する。先ず第１７図ａで実線
で示す如くクロツクＧ１，Ｇ２で信号線１０３４
に保持されていたデータはダイナミツクインバー
タ１０４２とインバータ１０４４を介して信号線
１０３６に保持される。次クロツクＧ３，Ｇ４の
入力で第１７図ｂに示す如く信号線１０３６に保
持されたデータはダイナミツクインバータ１０４
６、インバータ１０４８、信号線１０３２を介し
てトランジスタ１０４８へ伝えられる。このトラ
ンジスタ１０４８はクロツクＧ４でONするので
このトランジスタに伝えられた信号線１０３６の
データは、さらに信号線１０３４に伝えられる。
このクロツクＧ３，Ｇ４のタイイミングではトラ
ンジスタ１０２７，１０２８はOFF状態にある
ので、信号線１０３８、インバータ１０４８、信
号線１０３２の直列回路は１ビツトシフト回路１
０２２の入力部および出力部と分離されているの
で、ラツチ回路１０２６の１部として動作する。
以上説明した如く、クロツクＧ１とＧ２で信号線
１０３４のデータは１０３６へ伝えられ、クロツ
クＧ３とＧ４で信号線１０３６のデータは再び信
号線１０３４へ戻される。このようにしてデータ
がクロツクＧ１〜Ｇ４のタイミングで閉ループを
構成するラツチ回路をぐるぐる回転することによ
り保持される。 次にCPUよりバスラインを介しての書込み動
作について説明する。第１２図の内、データセツ
トに関する回路を第１８図に実線で示し、その動
作を第１９図に示した。制御ラインWCS（ライ
ト・チツプ・セレクト）の信号はCPUよりアド
レスバスを介して送られてきたアドレスデータと
コントロールバスを介して送られてきたコントロ
ール信号で作られるものであり、ラツチ回路とデ
ータバスDB間のインターフエースの制御を行な
う。制御ラインG4SETの信号はラツチ回路から
シフト回路へのデータの転送を行なう。 CPUよりデータ書込みを示す信号がコントロ
ールバスやアドレスバスを介して伝えられると、
信号線WCSの信号が“１”となる。この区間は
第１９図でＰで表わされる。この区間でデータバ
スを構成するラインDBに書込み用のデータが乗
つており、トランジスタ１０５２を介して信号線
１０３４に伝えられる。次にクロツクＧ１，Ｇ２
で信号線１０３４の信号はダイナミツクインバー
タ１０４２、インバータ１０４４を介して信号線
１０３６に伝えられる。このようにしてデータバ
スDBのデータはラツチ回路へトランジスタ１０
５２を介して伝えられる。 さらにシフト回路へ伝えられるには、ラツチ回
路の信号線１０３８へデータバスDWの信号が伝
えられた時にG4SETの信号を発生し、これによ
りトランジスタ１０５４をONにし、信号線１０
３０へ伝え、クロツクＧ３，Ｇ４でSOUTとし
てシフトする。 次に第１２図の回路でデータが読み出される場
合について第２０図と第２１図を用いて説明す
る。先ずシフト回路の信号ライン１０３２にはク
ロツクＧ１によりトランジスタ１０２７，１０２
８がONしたことにより、シフトレジスタの信号
が保持されている。G2MOVE信号が出ることに
より、信号線１０３２の信号はトランジスタ１０
５０を介して信号線１０３４に伝えられ、さらに
クロツクＧ１，Ｇ２により信号線１０３６へ伝え
られる。CPUよりコントロールバスとアドレス
バスを介して出された信号によつて作られた信号
RCS（リードチツプセレクト）が発生するとトラ
ンジスタ１０５４がONし、信号線１０３６に保
持された信号はデータバスDBに伝えられる。こ
のようにしてシフト回路の信号の読出しが行なわ
れる。第１２図の回路が並列に数個存在する場
合、その基本セルとなる第１６図の回路がマトリ
ツクス状に規則的に配列され、クロツクＧ１〜Ｇ
４、データバスDB０〜DB７、信号線
G2MOVE，G4SET，WCS，RCSがそれぞれ、
アルミニウユ導体で規則的に配線される。 第１２図の増減回路１００８の詳細図を第２２
図に示し、さらにその動作図を第２３図に示す。
図でQiはシフトレジスタの最小ビツト側（以下
LSBと記す。）のシフト回路より１ビツト信号が
シフトされてくる。この入力に対し増減回路１０
０８の出力が端子QOiより再びシフトレジスタの
最大ビツト側シフト回路（以下MSBと記す。）へ
送られる。このときの入力と出力の関係はこの増
減回路が減算回路として作用する場合、前述の第
７式、第８式、第９式、第10式の如くになる。 QO0＝QOCIN ……(7) QOi＝QiCi−１ ……(8) C0＝Q0・CIN ……(9) Ci＝Qi・Ci−１ ……(10) 一方加算する場合には次の式となる。 QO0＝Q0CIN ……(11) QOi＝QiCi−１ ……(12) C0＝Q0・CIN ……(13) Ci＝Qi・Ci−１ ……(14) 減算の場合は信号DEC＝１となり、加算の場
合は信号INC＝１となる。第(7)，(8)式と(11)，(12)式
から分るように出力と入力の関係は減算と加算と
が同一である。第１２図の８ビツトシフトレジス
タの例では先ずLSBのビツト信号がQiとして入
力される。この場合そのシフトのスタートである
タイミングの１毎に同期回路より信号GCが送ら
れてくる。信号φ１，φ２はCPUとの間で共通
に利用されるクロツクであり、このクロツクφ
１，φ２を基本にしてクロツクＧ１，Ｇ２，Ｇ
３，Ｇ４が作られる。 第２２図のダイナミツクインベータ１０８６と
１０８８はキヤリヤCiの保持回路であり、信号
GCとクロツクＧ３，Ｇ４で信号INCがANDゲー
ト１０４８を介して取込まれる。この信号INCは
最初のみ−１と一対一の対応であり第７式、９
式、11式、13式のCINに対応した信号として〜
１が出力される。 トランジスタ１０５６，１０５８、インバータ
１０６８，１０７０は第７，８，11，12式の演算
部であり、入力されたQi信号をインバータ１０
６８で反転するかどうかをキヤリヤCi保持回路の
出力−１で制御する。クロツクＧ３，Ｇ４で
−１信号と入力Qiとから出力信号QOiが定められ
る。また出力QOiはANDゲート１０７６，１０
８２、ORゲート１０８４、トランジスタ１０６
２，１０６４、インバータ１０７６から構成され
るゼロ検出回路へも送られる。 クロツクＧ１，Ｇ２によりダイナミツクインバ
ータ１０８８へCINを表わす−１信号とＱ０ま
たは０信号が入力され、第９式または第13式に
よりキヤリヤが作られる。ここで減算の場合
DEC信号によりトランジスタ１０６０がオンし、
Ｑ０信号が印加される。一方乗算の場合INC信号
が出力され、トランジスタ１０６１がオンし、Ｑ
０信号が印加される。従つてダイナミツクインバ
ータ１０８８の出力Ciは第９式または第13式の値
になる。ゼロ検出回路に於てもクロツクＧ２で
QOiの出力がZSとして保持される。 次のタイミング２のクロツクＧ３，Ｇ４で信号
GC＝０となるのでANDゲート１０８０がOFF、
ANDゲート１０７８がONになる。これにより
信号Ciがインヒビツト回路１０８６を介して−
１として保持される。一方入力Qiとして次のビ
ツトが送られてくる。この−１と入力Qiが演
算回路１０９０へ入力され、出力QOiが作られ
る。この出力QOiはシフトレジスタへ戻されると
共にゼロ検出回路１０９４へも伝えられる。次に
クロツクＧ１，Ｇ２で入力Qiと保持キヤリヤ
−１よりキヤリヤCiが作られる。またクロツクＧ
２で出力QOiと保持信号Zmから信号ZSが作られ
る。タイミング３〜７で以上の動作繰返えされ
て、シフトレジスタ内の保持データの減算または
加算が行なわれる。次のタイミング１でゼロ検出
回路より保持信号ZSが出力Ｚ０として出力され、
この出力Z0＝０のときシフトレジスタの保持デ
ータがゼロになつたことが検出される。 ここでCIN＝０が信号GCの発生時であるタイ
ミング１で入力されると、−１となり減算や加
算がされず入力の値がそのまま出力される。 第２３図の信号−１，Qi，QOi，Ciの１，０
の表示はシフトレジスタに「10001100」が保持さ
れていた状態で減算動作を行うことを仮定したも
のである。タイミング１〜８が発生することによ
りシフトレジスタの値は「10001011」に変化す
る。 第４図のCABC１６２，FSC１７２，EGRC１
７８で共通に使用される回路を第２４図に示す。
図で同期パルス発生回路１０９６は第４図の
CABP，FSCP，EGRPに相当する。一方デユテ
イパルス発生回路１０９８はCABD，FSCD，
EGRDに相当する。これら回路１０９６，１０９
８にはそれぞれ演算されたパルス周期データとデ
ユーテイ周期データがセツトされる。この第２４
図のタイムチヤートを第２５図に示す。回路１０
９６，１０９８の詳細は第１２図に示されてい
て、基本動作は上で説明した通りである。信号
ZPによるG4SET信号で回路１０９６，１０９８
をそれぞれ構成するラツチレジスタよりシフトレ
ジスタへデータがセツトされる。この時信号ZP
が生じフリツプフロツプ１１００がセツトされ
る。尚ラツチレジスタのデータはCPUより演算
出力として送られて来たデータである。シフトレ
ジスタのデータは第２２図、第２３図を用いて説
明した如くクロツクφ１，φ２がシフトレジスタ
の構成ビツト数で定める回数すなわち８回出力さ
れると、１回のデイクレメントが完了する。この
時信号GCが発生する。この信号GCに応じ、回路
１０９６と１０９８のシフトレジスタおよび増減
回路はデイクレメントを行なう。そして回路１０
９８のシフトレジスタの保持値がゼロになるとゼ
ロ検出回路により信号０が発生し、信号ZDに
よりフリツプフロツプ１１００がリセツトされ
る。次に回路１０９６のシフトレジスタの保持値
がゼロになるとゼロ検出回路より０が出力さ
れ、信号ZPが発生する。この信号ZPでフリツプ
フロツプ１１００が再度セツトされると共に、回
路１０９６と１０９８に信号G4SETとして印加
させる。これによりラツチレジスタよりシフトレ
ジスタへデータセツトが再度行なわれる。このよ
うにしてCPUよりのセツトデータに基づくデユ
ーテイ比のパルスがフリツプフロツプ１１００よ
り出力される。第２４図の回路を３組設けること
により第４図のCABC１６２，FSC１７２，
EGRC１７８を構成できる。 第２６図は第４図のIGNC１６４の詳細回路図
であり、ADVパルス発生回路１１０２は第４図
のADVレジスタの機能を持ち、DWLパルス発生
回路１１０４は第４図のDWLレジスタの機能を
持つ。これらのADVパルス発生回路１１０２お
よびDWLパルス発生回路の詳細は第１２図に示
す通りである。CPUよりこのADVパルス発生回
路１１０２およびDWLパルス発生回路１１０４
にADVデータおよびDWLデータをセツトする。
このADVデータおよびDWLデータはCPUによ
り演算された値であり、第２７図に示す如く、基
準クランク信号INTDPと点火位置間のPOSパル
数をADVデータとし、点火位置から次の点火の
為の点火コイルの通電開始位置までのPOSパル
ス数をDWLデータとして示す。第２７図の
IGNOUT信号の出力している間、点火コイルに
電流を通すことになる。 ADVパルス発生回路１１０２にINTDPパルス
がG4SETとして印加される。これによりCPUか
らのADVデータを保持しているラツチレジスタ
よりシフトレジスタへデータが転送される。さら
にこのINTDPの信号で減算の指示と共にCIN信
号が入力される。以後シフトレジスタの値がゼロ
になるまで出力０よりORゲート１１０８を介
してCIN信号が入力される。またGC端子に
SPOSP信号が入力される。この信号はクランク
角センサのPOSパルスに応じGCタイミングで作
られた信号であり、詳細は後述する。ADVパル
ス発生回路のシフトレジスタはSPOSPに応じて
減算動作を行なう。ADVシフトレジスタの保持
値がゼロになると０がローレベルとなり、イン
バータ１１１８を介して入力されるSPOSPの信
号に応じてNANDゲート１１１４より出力
ADVPがフリツプフロツプ１１２０をセツトす
る。これによりフリツプフロツプ１１２０はリセ
ツトされ、信号IGNOUTは停止する。これによ
り第４図の点火装置１７０内の点火コイルの１次
電流が停止し、点火が行なわれる。 DWLパルス発生回路は第２７，２８図に示す
如く、点火タイミングであるADVP出力を減算
の開始点とする。従つてADVP出力をG4SETと
して印加し、DWLパルス発生回路１１０４内の
ラツチ回路よりシフトレジスタへデータが転送さ
れる。ADVP信号で減算を指令するCIN信号が
ORゲート１１１２を介して入力され、以後シフ
トレジスタの保持値がゼロとなりゼロ検出回路の
出力０がローとなるまで減算指令CINは印加さ
れつづける。また減算タイミングはORゲート１
１１０を介して入力されるSPOSP信号により定
まる。シフトレジスタの保持値がゼロとなり、ゼ
ロ検出回路の出力０がローとなるとSPOSP信
号のタイミングでNANDゲート１１１６より
DWLP信号が出力され、フリツプフロツプ１１
２０がセツトされる。これにより信号IGNOUT
が出力され、点火コイルに１次コイル電流が流れ
る。上述の如く、ADVパルス出力回路１１０２
の出力によりフリツプフロツプ１１２０がリセツ
トされ、点火コイルの１次コイル電流が遮断さ
れ、点火が行なわれる。 第２６図の入力信号INTDP，SPOSPの発生回
路を第２９図に示し、その動作タイミングを第３
０図に示す。図で信号REF，POSは第４図のセ
ンサ１４６より入力される。この信号REFはエ
ンジンの基準クランク角信号で４気筒では180度
毎、６気筒では12度毎、８気筒は90度毎と、エン
ジンの気筒数に応じた角で発生するパルスであ
る。信号POSはクランク角１度毎に発生するパ
ルスである。これらパルスはエンジンの回転に同
期するので回路の内部クロツクに非同期である。
信号REFはＤフリツプフロツプ１１２２へ入力
され、一方信号POSはＤフリツプフロツプ１１
２６へ入力される。このＤフリツプフロツプ１１
２２，１１２６はクロツクGCに応じて出力を出
す。Ｄフリツプフロツプ１１２４，１１２８はク
ロツクφ（クロツクφ１またはφ２）に同期させ
ても良いが、本実施例ではGCのインバータに同
期させている。NOR回路１１３０の出力である
SPEFPは入力REFの最初のφのゼロタイミング
で出力がでる。一方EXCLUSIVEOR１１３２の
出力SPOSPは入力POSの立上りのφのゼロタイ
ミングと立下りのφのゼロタイミングの両方でパ
ルスが出る。この為、クランク角１度毎のPOS
パルスからクランク角0.5度毎のSPOSPが作られ
る。 INTLパルス発生回路１０４２はセンサの取付
位置で定めるSREFP信号より制御に必要な基準
信号INTDPを発生する。信号SREFPが信号
G4SETとして入力され、これによりラツチ回路
よりシフトレジスタへデータがセツトされる。こ
のデータはSREFPと基準信号INTDPとの位相差
を表わしている。SPOSP信号に応じて減算を行
ない、シフトレジスタの保持値がゼロになつたと
き、出力０がローレベルとなり、信号SPOSP
に同期して信号INTDPが出力される。 第３１図は回転速度検出回路であり、その動作
タイミングを第３２図に示す。周期パルス発生回
路RPMT１０５０に周期を検定する周期データ
をCPUよりRPMT回路内のラツチ回路へセツト
される。このRPMT回路の０出力に応じた
NORゲート１０４４の出力RPMTPがG4SETと
してRPMT回路１０５０に入力されるので、
RPMT回路のラツチレジスタよりシフトレジス
タへデータがセツトされる。信号CINとして１が
常に入力されるのでクロツクCLKに応じて
RPMT回路１０５０のシフトレジスタが減算を
行なう。第３２図の如く、RPMTのシフトレジ
スタの値がゼロになるとゼロ検出回路より０信
号が出力され、NORゲートよりRPMT信号が出
力される。この出力によりRPMT回路１０５０
内のラツチレジスタよりシフトレジスタへデータ
がセツトされる。従つて信号RPMTPはCPUよ
りセツトされたデータに応じた値の周期でNOR
ゲート１０４４より発生する。このRPMTP信号
周期間のSPOSP信号を計数し、この値を
RPMTP信号に応じてシフトレジスタからラツチ
レジスタへ逆に移す。その後遅延回路１０４８を
介して送られてきたRPMTP信号によりRPMD
１０５２内のシフトレジスタの値をリセツトす
る。このRPMTP回路はDEC端子ではなくINC端
子に１を入力しているので加算動作を行なう。こ
の加算動作タイミングはGC端子へ入力される
SPOSP信号に応じて定まる。従つて所定周期で
あるRPMTP信号間の周期内のSPOSPの信号の
積算値が得られる。この値がG2MOVEとして入
力されるRPMTP信号により、ラツチレジスタに
転送されて保持されているので、CPUよりラツ
チレジスタのデータを読み取ることにより回転速
度のデータが得られる。 第３３図は本発明を燃料噴射装置に使用した例
である。CYLパルスス発生回路１０７０は信号
SREFPを計数する。例えば６気筒の場合第３４
図の如くSREFPを３回計数する毎に信号CYLP
を発生する。この値３は気筒数により異なり、
CPUより送られる値である。CYL回路のラツチ
レジスタにこの値が保持されている。この値は
CYLP信号が発生するごとくにG4SETとして入
力され、ラツチレジスタのデータがシフトレジス
タへセツトされる。このデータはSREFP信号に
応じて減算され、ゼロになる毎にCYLP信号が出
力される。このCYLP信号でフリツプフロツプ１
０６８がセツトされる。INJパルス発生回路１０
７２にはCPUより燃料噴射時間を表わすデータ
がセツトされ、このデータはラツチレジスタより
CYLP信号に応じてシフトレジスタへセツトされ
る。このデータはCLK１信号に応じて減算され
る。このCLK１信号の変りにGCクロツクを入れ
るとGCクロツクに応じて減算する。第３４図の
如くCYLP信号よりINJデータ値に応じた時間を
計測する。クロツクCLK２による減算でINJデー
タがゼロになると０出力に応じたNORゲート
１０５８のINJP信号でフリツプフロツプ１０６
８をリセツトする。従つてフリツプフロツプ１０
６８の出力INJOUTからCPUよりのセツトデー
タであるINJデータに応じた信号が出力される。
この出力信号はアンプ回路１０７４で増幅され、
インジエクタ１０７６に入力され、燃料を噴射す
る。 第３５図は信号発生回路であり、発振器１０７
８より第２３図のφ１，φ２信号を発生する。こ
の信号よりクロツクＧ１〜Ｇ４が第２３図に示す
如く波形成形回路で作られ、また一方第２３図に
示す如き信号GCが分周回路１０８２により作ら
れる。この分周回路１０８２の出力GCがさらに
分周回路１０８４，１０８６で分周されてタイミ
ングパルスCLK１，CLK２が作られる。 第３６図は上記第１２図の基本回路で第４図の
入出力のパルス変換回路を構成したものであり、
各レジスタCABD，CABP，ADV，DWL，
FSCD，FSCP，EGRD，EGRP，RPMT，
RPMDとこれに対応した増減回路１００８、ゼ
ロ検出回路１００９が規則的に配置されている。
この各レジスタは８ビツト構成としたものであ
り、各ビツトにはクロツクＧ１〜Ｇ４、コントロ
ール信号WCS，RCS，G4SET，G2MOVEがそ
れぞれ入力される。また増減回路にはコントロー
ル信号INC，DEC，GC，CIN等が入力される。 本発明によればパルス変換回路や測定回路など
を簡単な素子よりなるシフトレジスタと増減回路
により構成しているので、規則的な配置となり、
発熱が少い。さらに実施例の如くダイナミツク素
子の使用も可能であり、この場合さらに発熱が少
く、エンジン制御用の通常のデイジタル回路に比
し、発熱量が約半分になる。 またこの実施例では各素子が規則的に配置され
るので集積効率が向上し、サイズが従来の約半分
になる。また第３６図の如くデータバスDBの各
ビツトラインと多層構造とすることが可能とな
り、データバスエリアも含んでいるのでさらに集
積効率は向上している。 実施例第１１図エンジン停止検出回路やINTV
割込発生回路も同様の考え方で第１２図の基本回
路で構成できる。
管理するためのプログラムとして、IRQ ANAL
プログラムやTASK SCHDULERやEXITがあ
る。これらのプログラム（以下OSと記す）は第
６図の如くROMのアドレスA000からアドレス
A300に保持されている。 さらにレベル・ゼロ・プログラムとして
AD1IN，AD1ST，AD2IN，AD2ST，RPMIN
の各プログラムがあり、通常INTV IRQの10〔ｍ
sec〕で起動される。レベル１プログラムとし
てCARBC，IGNCAL，DWLCALプログラムが
あり、INTV IRQの20〔ｍ sec〕ごとに起動さ
れる。レベル２プログラムのLAMBDAプログラ
ムがあり、INTV IRQの40〔ｍ sec〕ごとに起
動される。レベル３プログラムとしてHOSEIプ
ログラムがあり、INTV IRQの100〔ｍ sec〕ご
とに起動される。またバツク・グラウンド・ジヨ
ブとしてEGRCALとFISCプログラムがある。上
記レベル・ゼロ・プログラムはPROG１としてそ
れぞれ第６図のROMのアドレスA700からAB00
に記憶されている。レベル・１プログラムPROG
２としてROM１０４のアドレスAB00からAE00
に記憶されている。レベル２プログラムはPROG
３としてROM１０４のアドレスAF00からB000
に記憶されている。レベル３プログラムはPROG
４としてROM１０４のアドレスB000からB100
に記憶されている。またバツク・グラウンド・ジ
ヨブ・プログラムはB100からB200に保持されて
いる。なお上記プログラムPROG１からPROG４
までの各プログラムのスタード・アドレスのリス
ト（以下SFTMRと記す）がB200からB300まで
に保持され、PROG１からPROG４までの各プロ
グラム起動周期を表わす値（以下TTMと記す）
がアドレスB300からB400に記憶されている。 その他のデータは必要に応じB400からB500に
記憶される。それに続いて演算のためのデータ
ADV・MAPやAF・MAP，EGR・MAPをそれ
ぞれ記憶している。 次に第５図におけるIRQの発生に基づく処理の
説明を第７図を用いて行なう。IRQの要因分析の
プログラム２２４はADC1END IRQ２２６の処
理とADC2END IRQ２２８の処理とINTVIRQ
２３０の処理とENST IRQ２３２の処理とから
なつている。ここで各プログラム２２６，２２
８，２３０，２３２のそれぞれを実行するために
は先ず、IRQ要求は何かを調べる。このため第４
図のSTATUSレジスタ１９８の内容が調べられ
る。このSTATUSレジスタの内容を見ることに
より、IRQの発生要因が判明する。この発生要因
に応じて上記各プログラム２２６，２２８，２３
０，２３２を実行し、これによりTASK２５２，
２５４，２５６，２５８，２６２の内の実行が必
要なTASKに起動要求（QUEUE）を出す。 但しIRQの発生を多くすると管理プログラム
OSの実行時間が多くなり実質的なエンジン制御
の為の演算時間がとれなくなる欠点がある。従つ
てこの実施例では、ADC2END IRQ２２８は
INITIALIZあるいはMONITプログラム２０４
と２０６の実行中のみ発生させ、その他は発生さ
せない。つまりMONITプログラム２０６の実行
により第４図のMASKレジスタ２００に
ADC2END IRQの禁止命令をセツトする。また
ADC1END IRQ２２６は最初から発生させない。
つまりスタート点である２０２で全ての割込みが
禁止されるように入出力回路のゼネラル・リセツ
ト信号でIRQ発生禁止状態になるようにMASK
レジスタをセツトする。その後IRQ禁止解除の命
令を出さないようにすることによりADC1END
IRQを禁止状態とする。 プログラム２２４の具体例を第７図に示す。
IRQの入口２２２よりステツプ５０２へ行く。こ
こでIRQの発生要求がADC2END IRQかどうか
を判断し、そうであればステツプ５１６でタス
ク・レベル・ゼロのプログラムに起動要求を出
す。RAM内のタスク・コントロール・ワード
TCW0のb6に“１”のフラグを立てる。そして
TASK SCHDULER２４２へ進む。ADC2END
IRQが発生するのはこの実施例では第５図の
INITIALIZプログラム２０４の実行中のみであ
る。それ以外の状態ではADC2END IRQは禁止
される。ステツプ５０２の判断が“NO”の場合
ステツプ５０４へ進む。 ステツプ５０４でIRQの要因が一定周期で発生
するINTV IRQかどうかを判断する。“YES”の
場合、ステツプ５０６へ進む。ステツプ５０６か
らステツプ５１４はタスク・レベル・ゼロからタ
スク・レベル３までのプログラムの起動タイミン
グかどうかの判断をする機能を持つ。先ずタス
ク・レベル・ゼロを調べる。タスク・レベル・ゼ
ロのタスク・コントロール・ワードすなわち第９
図のTCW０のb0〜b5までのカウンタ０（CNTR
０）をプラス１だけインクリメントする。ステツ
プ５０８でTCW０のカウンタ０の値と第９図の
タスク起動タイマTTM０と比較する。ここで
TTM０には“１”が入つている。ここでINTV
IRQは10〔ｍ sec〕毎に発生するものとしている
ので、TTM０に“１”が入つていることはタス
ク・レベル・ゼロ・プログラム（第５図の２５
２）は10〔ｍ sec〕毎に起動されることを表わし
ている。第９図のカウンタCNTR０とTTM０を
ステツプ５０８で比較し、一致する場合“YES”
へ進む。この場合は一致するのでステツプ５１０
へ進み、タスク・コントロール・ワードTCW０
のb6にフラグ“１”を立てる。この実施例では各
TCWのb6はそのタスクの起動要求のフラグとな
る。ステツプ５１０でTCW０のb6にフラグ“１”
を立てたのでこのTCW０のb0〜b5に設けられた
カウンタCNTR０をクリアする。 ステツプ５１２でタスク・レベル・ゼロからタ
スク・レベル１の起動タイミング検索に移る。ス
テツプ５１４でタスク・レベル３の終了かを判断
する。つまりｎ＝４かを判断する。この場合ｎ＝
１であるので、ステツプ５０６へ戻る。ステツプ
５０６でタスク・レベル１のプログラムのタス
ク・コントロール・ワードである第９図のRAM
内のTCW１のカウンタCNTR１の内容を＋１イ
ンクリメントする。ステツプ５０８で、第９図の
ROMのTTM１と比較する。この実施例では
TTM１の内容は“２”である。つまりタスク・
レベル１の起動タイミングは20〔ｍ sec〕であ
る。今カウンタCNTR１の内容が“１”である
と仮定すると５０８の判断は“NO”つまりタス
ク・レベル１プログラム２５４は起動タイミング
ではないことが判断され、ステツプ５１２へ進
む。ここで再び検索されるタスク・レベルが更新
され、次はタスク・レベル２となる。同様にして
タスク・レベル３まで終了すると、ステツプ５１
２でｎ＝４となり、ステツプ５１４でｎ＝
nMAXの条件が満足される。そしてタスク・ス
ケジユーラ２４２へ進む。 ステツプ５０４でINTV IRQでなければステ
ツプ５１８へ進む。ここでエンジン停止を示す
ENST IRQかどうかを判断する。ステツプ５０
４で“NO”の場合かならずENST IRQのはず
であり、ステツプ５１８を省略してステツプ５２
０へ進んでもよい。ステツプ５２０はエンジン停
止に基づく特別のプログラムで燃料ポンプを停止
し、さらに点火系燃料系の全ての出力系の信号を
リセツト状態にし、第５図のスタート点２０２へ
戻る。 第８図はタスク・スケジユーラ２４２の詳細フ
ローチヤートであり、ステツプ５３０でタスク・
レベルｎの実行が必要かを判断する。最初はｎ＝
０であり、タスク・レベル・ゼロのプログラムの
実行の必要について判断する。これはタスク・コ
ントロール・ワードTCWのb6とb7を検索するこ
とにより判断できる。b6は起動要求フラグでここ
に“１”が立つていると起動要求が“有り”であ
ることがわかる。またb7には実行中を示すフラグ
であり、ここに“１”が立つていると実行中であ
り今中断されていることになる。従つてb6とb7の
少くともどちらかに“１”があれば実行要となり
ステツプ５３８へ進む。 ステツプ５３８でb7のフラグを判断し、b7が
“１”であれば実行中断中であり点５４０よりそ
の中断していた実行を再開する。b6とb7の双方に
フラグが立つていてもやはりステツプ５３８の判
断は“YES”となり、中断中のところのプログ
ラムから再開する。b6のみが“１”の場合、その
レベルの起動要求フラグつまりb6をステツプ５４
２でクリアして、ステツプ５４４でb7のフラグ
（以下RUNフラグと記す）をセツトする。ステツ
プ５４２と５４４はそのタスク・レベルの起動要
求状態から実行状態に進んだことを示す。ステツ
プ５４６でそのタスク・レベル・プログラムのス
タート・アドレスを検索する。これは第９図に示
したROMの内に各タスク・レベルのTCWに対
応させて設けられたスタート・アドレス・テーブ
ルTSAより求められ、このスタート・アドレス
ジヤンプすることによりそのタスクの実行が行な
われる。 第８図へ戻つてステツプ５３０で“NO”と判
断された場合、この場合は検索のタスク・レベル
のプログラムには起動要求がでていなくしかも、
実行中断でもないことを示している。この場合次
のタスク・レベルの検索にうつる。つまりタス
ク・レベルのｎがｎ＋１となつてレベルが１つ移
動する。ここでｎがMAXつまりここでは４であ
るかを見、４でなければ再びステツプ５３０へ進
む。これを繰り返し、ｎ＝４となると点536より
バツク・グラウンド・ジヨブの中断点へ戻る。つ
まり点５３６ではタスク・レベル・ゼロ〜３まで
の全てのプログラムに実行の必要がないことが判
明したことになり、IRQの発生前のバツク・グラ
ウンド・ジヨブの中断点へ戻る。 第９図は上で述べたタスク・コントロール・ワ
ードTCWとROM内のタスク・起動周期を表わ
すTTMとタスク・スタート・アドレス・テーブ
ルの関係を示したものである。タスク・コントロ
ール・ワードTCWの０〜３に対応してROM内
にタスク起動周期TTMがあり、INTV IRQごと
にTCWのカウンタCNTRが各々更新され、各タ
スクのTTMと一致したことにより、そのTCW
のb6にフラグが立つ。このフラグにより次に
ROM内のタスク・スタート・アドレスTSAより
そのタスクのスタート・アドレスが検索され、そ
のスタート・アドレスジヤンプすることによりプ
ログラム１〜４の選ばれたプログラムが実行され
る。この実行中はRAM内のそのプログラムに対
応したTCWのb7にフラグが立つ。このフラグが
立つている間は実行中であることが判断できる。
このようにして第５図のタスク・スケジユーラ２
４２のプログラムが実行される。そして例えばレ
ベル０〜３までのプログラム２５２〜２５８のい
ずれかが実行される。この実行中にIRQが発生す
れば再びそのタスクを中断してIRQの処理にな
る。今IRQが発生してないとすると実行中のタス
クの処理はやがて終了する。これにより終了報告
を行うため、EXITプログラム２６０へ進む。 このEXITプログラムの詳細を第１６図に示
す。このプログラムは、終了タスクを見つけるた
め、ステツプ５６２と５６４からなる。このステ
ツプ５６２と５６４で先ずタスク・レベルのゼロ
より検索し、終了したタスク・レベルを見つけ
る。これによりステツプ５６８へ進み、ここで終
了したタスクのタスク・コントロール・ワードの
b7のRUNフラグをリセツトする。これによりそ
のプログラムの実行が完全に終つたことになる。
そして再びタスク・スケジユーラへ戻り、次の実
行プログラムが決定される。 第１１図は第４図のIRQ回路の詳細である。
IRQの要求をCPUに行う条件が生じると
STATUSレジスタの対応したビツトへフラグが
立つ。この条件に基づいてIRQのサービス要求を
CPUへ行なうかどうかの条件は上で述べた如く
MASKレジスタへセツトされる。MASKレジス
タとSTATUSレジスタの各対応するビツトはそ
れぞれANDゲート７４８，７５０，７７０，７
７２の対応する入力へつながり、MASKレジス
タとSTATUSレジスタの両条件が満されたビツ
トについてORゲート７５１を介してIRQの要求
信号が出る。 STATUSの内容をバス１１０を介してCPUが
読み取り可能であり、第７図でステツプ５０２，
５０４，５１８はこのSTATUSを解読すること
により割込要因の分析が可能となる。 次にこのSTATUSにIRQサービス要求の条件
が成立したことをフラグをセツトする動作を説明
する。先ずINTV IRQの成立条件が満されたか
どうかを調べる為、レジスタ７３５へCPUより
タイマ割込周期を示すデータ（例えば10mS）を
バス１１０を介してセツトする。またカウンタ７
３６はCLOCKを計数し、その計数値が上記レジ
スタ７３５のセツト値と一致したことによりコン
パレータ７３７が動作する。これによりフリツプ
フロツプ７３５が動作し、STATUSレジスタの
対応するビツトフラグがセツトされる。 ANDゲート７４７はフリツプフロツプ７３５
とカウンタ７３６へリセツトをかけるためのゲー
トである。またフリツプフロツプ７３５はカウン
タ７３６へリセツトデータが回り込むのを防止す
る為である。 次にエンジンの停止（所定以下の回転速度にな
つたこと）を検知する回路を示す。CPUよりレ
ジスタ７４１へ所定時間を表わす値がセツトされ
る。一方カウンタ７４２はクロツクパルス
CLOCKを計数する。このカウンタのリセツト端
子にはエンジン回転に同期したSREFPパルス
（第２９図で後述する。）が入力される。エンジン
が回転している状態では常にSREFPパルスでカ
ウンタ７４２にリセツトされ、レジスタ７４１の
セツト値に達しない。しかしエンジン回転が非常
に低下するとカウンタ７４２の値がレジスタ７４
１のセツト値に達しコンパレータ７４３よりフリ
ツプフロツプ７４４へ出力が送られ、STATUS
レジスタへフラグがセツトされる。またアンドゲ
ート７４９は上記ANDゲート７４７と同様、リ
セツトの為に設けられている。ADC1END IRQ
とADC2END IRQも同様であり、ADC1のシー
ケンス動作が終了するとフリツプフロツプ７６４
へ“１”がセツトされる。さらにCPUよりバ
ス・ライン７５２を介してフリツプフロツプ７６
２へ“１”がセツトされるとANDゲート７７０
の条件がとれ、ORゲートIRQを介してCPUへ
ADC1END IRQのサービスを要求する。しかし
フリツプフロツプ７６２に“１”がセツトされて
いない場合はADC1END IRQは禁止される。
ADC２についても同様で、ADC２のシーケンス
の終了でフリツプフロツプ７６８に“１”がセツ
トされる。このときフリツプフロツプ７６６に
“１”がセツトされていればADC２END IRQは
ANDゲート７７２とORゲート７５１を介して発
生するが、フリツプフロツプ７６６に“１”がセ
ツトされていないと、ANDゲート７７２の条件
がとれないのでADC2END IRQは発生しない。
従つてフリツプフロツプ７３９，７４５，７６
２，７６６に対し“１”をセツトしたもののみの
IRQが発生し、“０”をセツトするとIRQの発生
を禁止する状態となる。 第１２図は第４図のCABC１６２を構成するレ
ジスタCABDやCABP、あるいはIGNC１６４の
レジスタADVやDWL、あるいはFSC１７２のレ
ジスタFSCDやFSCP、あるいはEGRC１７８の
レジスタEGRDやEGRP、あるいは第１１図のレ
ジスタ７３５とカウンタ７３６、コンパレータ７
３７からなるINTV IRQ発生回路、あるいはレ
ジスタ７４１とカウンタ７４２とコンパレータ７
４７からなるENST IRQ発生回路、のパルス出
力の動作原理を示すブロツク図である。シフトレ
ジスタ１００２にはCPUを駆動するためのクロ
ツクと共通の２相クロツクφ１とφ２から作られ
たＧ１，Ｇ２，Ｇ３，Ｇ４クロツクが入力され、
このレジスタの各１ビツトを構成するラツチ回路
はマスターとスレーブからそれぞれ構成される。
このラツチ回路はこれら４相クロツクＧ１，Ｇ
２，Ｇ３，Ｇ４によつてシフト動作を行なう。こ
の実施例ではシフトレジスタ１００２は８ビツト
で構成され、しかも４相クロツクで駆動される
が、ビツト数は制御精度に応じて定められ、例え
ば16ビツトでも良い。さらにクロツクも２相ある
いは多相クロツクで動作するようにしてもよい。 ８ビツトラツチレジスタ１００６はバス１１０
とのインタフエース回路を含み、バスライン１１
０を介してCPUよりデータの書込みおよび読出
が可能である。データ転送回路１００４は制御信
号G4SETまたはG2MOVEに応答してラツチレジ
スタ１００６とシフトレジスタ１００２間でデー
タ転送を行なう。増減回路１００８はキヤリを処
理する。ゼロ検出回路１００９はシフトレジスタ
１００２のオールゼロを増減回路の出力を検知す
ることにより検出する。この増減回路１００８は
シフトレジスタ１００２を構成する20ビツトラツ
チ回路から１ビツトデータを受け、キヤリ処理を
行ない、シフトレジスタ１００２の27ビツトラツ
チ回路へ１ビツトデータを出力する。 シフトレジスタ１００２と増減回路１００８の
動作を詳細に説明する。シフトレジスタ１００２
の20ビツトラツチ回路のデータＱ０がデイクレメ
ンタへ入力される。この時、最初にシフトレジス
タへ入力されていたデータが「10001100」であつ
たとすると20ビツト目の「０」がＱ０として入力
される。また増減回路１００８にデイクリメント
機能をさせる場合、入力端子DECとCINを“１”
とする。このCIN端子に“０”を入力すると増減
回路１００８はインクリメントもデイクレメント
もせず、入力データをそのまま出力する。今、
CIN端子に“１”が入力されているとする。増減
回路１００８は次の論理式で最初の出力QO０を
行なう。 QO0＝Q0CIN ……(1) ここで今Q0＝０，CIN＝１であり、はイツ
クスクルーシブOR（EXELUSIVE OR）である。
従つてQO0＝１となる。またキヤリＣ０は次の
論理式となる。 C0＝0・CIN ……(2) ここでQ0＝０なので0＝１であり、またCIN
＝１である。従つてC0＝１となる。 以上の動作から出力端子QOiより１がシフトレ
ジスタ１００２の27ビツトラツチ回路へ出力さ
れ、シフトレジスタの値は「11000110」となる。
次のクロツクで最初の「10001100」データの第２
番目のビツト信号である「０」がシフトレジスタ
１００２の20ラツチ回路より増減回路１００８の
Qi入力端子へＱ１信号として入力される。この
とき増減回路１００８の出力端QO１に表われる
信号QO１は次の論理式となる。 QO1＝Q1C0 ……(3) ここでQ1＝０，C0＝１なのでQO1＝１となる。
このC0の値は前のビツトで処理されたキヤリで
あり、増減回路１００８内に保持されていたもの
である、増減回路は出力QO１の処理と共にキヤ
リの処理も行う。ここでキヤリＣ１は次の式とな
る。 C1＝1・C0 ……(4) ここで1＝１，C0＝１なのでC1＝１となり、
増減回路１００８内にキヤリとして“１”が保持
される。増減回路１００８より１が出力されるの
でこの時点でシフトレジスタ１００２の保持値は
「11100011」となる。 第３番目のクロツクにより増減回路へＱ２入力
として“１”が入力される。出力QO2は QO2＝Q2C1 ……(5) となる。ここでQ2＝１，C1＝１なのでQO2＝０
となる。キヤリＣ２は C2＝2・C1 ……(6) となり、2＝０，C1＝１なのでC2＝０となる。
従つてキヤリとして“０”が保持され、一方シフ
トレジスタの値は「01110001」となる。 以上の動作より分るように増減回路１００８の
出力の論理式は次の式になる。 最初の出力QO0＝Q0CIN ……(7) ２回以降の出力QOi＝QiCi−１ ……(8) ここでＱ０は増減回路への最初の入力である。
またCINおよびDECはデイクレメンタ機能への
制御入力であり“１”であればデイクレメントを
行ない、“０”であればそのままデイクレメント
せずに出力する。 増減回路内に保持されるキヤリは次の論理式と
なる。 最初のキヤリC0＝0・CIN ……(9) ２回以降のキヤリCi＝・Ci−１ ……(10) ここでQiは増減回路１００８へのｉ番目の入
力であり、Ci−１は前の回で求められ保持されて
いたキヤリである。 以上の式(7)〜(10)により、第４番目のクロツクで
シフトレジスタの値は「10111000」、となり、続
いて第５のクロツクで「01011100」、第６のクロ
ツクで「00101110」、第７のクロツクで
「00010111」、第８のクロツクで「10001011」とな
る。このことから分かるようにφ１とφ２に基づ
く４相クロツクが８回送られてくると初めの値
「10001100」が「10001011」と減算される。この
ようにしてシフトレジスタを構成するビツト数だ
けクロツクが送られてくるとデイクレメント機能
の場合“−１”した値に変り、インクレメント機
能の場合“＋１”した値になる。 次にこのシフトレジスタ１００２や増減回路１
００８、ラツチレジスタ１００６、転送回路１０
０４の基本回路を第１３図ａ，ｂと第１４図を用
いて説明する。第１３図ａはダイナミツク型イン
バータ１０１０，１０１２よりなる１ビツト分の
シフト回路である。インバータ１０１０の，
はインバータ１０１０がクロツクＧ１，Ｇ２で駆
動されることを意味し、同様にインバータ１０１
２の，はインバータ１０１２がクロツク，
で駆動されることを示している。この第１３図
ａはMOS図の形で書いた回路が第１３図ｂであ
る。この第１３図ｂの動作を第１４図の動作波形
図を用いて説明する。先ずクロツクφ１とφ２の
２相クロツクに対応して４相クロツクＧ１〜Ｇ４
を作る。区間Ｃ１ではG1＝１，G2＝１であり、
トランジスタTR１とTR２がONとなる。しかし
TR３のゲート・ソース間電圧がしきいち電圧に
達しないのでTR３がOFFとなり、出力OUT１
につながる外部負荷、例えば分布容量Ｃをプリチ
ヤージする。次に区間Ｄ１ではG1＝０，Ｇ＝１
であるのでトランジスタTR１はOFF、TR２は
ONとなる。TR３はIN１が“０”のためOFFの
ままである。従つて分布容量ＣにはVCC（電源電
圧）がプリチヤージされた時の電荷がそのまま保
持される。この事によりインバータ１０１０は入
力IN1＝０に対し出力OUT1＝１が出力されてい
ることになる。 次に区間Ｅ１でＧ３，Ｇ４が“１”となり、
OUT２につながる分布容量をプリチヤージする。
そして区間Ｄ１で論理動作を行なう。つまり、
G3＝０，G4＝１，IN2＝１となるので、トラン
ジスタTR５，TR６がOFF状態となり、プリチ
ヤージされた電荷が放電する。従つてOUT２は
“０”出力となる。 さらに他の基本回路を第１５図ａに示す。さら
にこのMOS図を第１５図ｂに示す。この回路動
作は基本的に第１３図の回路と同じである。先ず
クロツクＧ３とＧ４によりトランジスタTR３と
TR４がON状態となり、OUTに接続されている
浮遊容量をプリチヤージする。次にトランジスタ
TR３，TR４，TR５，TR６よりなる論理回路
により論理動作を行なう。ここでトランジスタ
TR３とTR４およびTR５とTR６はそれぞれ直
列接続されているのでANDゲートとなる。また
各直列回路は各々並列接続となつているのでOR
ゲートとして作用する。 第１６図は第１２図の１ビツトについてのシフ
トレジスタとデータ転送回路、ラツチレジスタを
示したものであり、ブロツク１０２２は１ビツト
のシフトレジスタ、ブロツク１０２２は１ビツト
のデータ転送回路、ブロツク１０２６は１ビツト
のラツチ回路、ブロツク１０２８はラツチ回路１
０２６とデータバス間の１ビツトのインターフエ
ース回路である。第１２図はこの第１６図の回路
が８個直列につながつている。 先ず１ビツトのシフト回路を第１７図ａで説明
する。クロツクG1＝“１”のタイミングで第１７
図ａの実線で示した部分が動作状態にあり、トラ
ンジスタ１０２７，１０２８がON状態となり、
入力信号SINはトランジスタ１０２７，１０２
８、インバータ１０４８を介して信号線１０３０
へ伝えられる。そしてこの信号線１０３０に存在
する容量を充電することにより入力SINが信号線
１０３０に保持されている。 次にクロツクG1＝０のタイミングでトランジ
スタ１０２７，１０２８はOFFとなり、信号線
１０３２と１０２８は分離される。この時、以下
で説明するラツチ回路のインバータ１０４２，１
０４４も動作状態にある。Ｇ１，Ｇ２のクロツク
の次にＧ３，Ｇ４のクロツクで動作する回路を第
１７図ｂに示す。信号線１０３０に保持されてい
た信号は第１３図で説明した如くＧ３の立下りに
同期して出力SOUTに伝達される。つまりクロ
ツクＧ１，Ｇ２で入力SINのデータは信号線１０
３０に保持され、クロツクＧ３，Ｇ４でインバー
タ１０４０から出力される。このようにクロツク
Ｇ１，Ｇ２，Ｇ３，Ｇ４のタイミングに同期して
入力SINは出力SOUTとして送り出され、１ビツ
トのシフトが完了する。このクロツクＧ１〜Ｇ４
の繰返しによりシフトレジスタはシフトを繰返
す。そして第１２図の如く、８個の１ビツトシフ
トレジスタが直列につながり８ビツトシフトレジ
スタを構成している場合、各１ビツトレジスタに
それぞれ入力されている（第１２図では省略）ク
ロツクＧ１〜Ｇ４によりそれぞれシフト動作が行
なわれる。そしてクロツクＧ１〜Ｇ４が８回入力
されることにより、保持されていた８ビツトデー
タはこのシフトレジスターを一巡する。 次に第１７ａと１７ｂ図により、ラツチ回路１
０２６の動作を説明する。先ず第１７図ａで実線
で示す如くクロツクＧ１，Ｇ２で信号線１０３４
に保持されていたデータはダイナミツクインバー
タ１０４２とインバータ１０４４を介して信号線
１０３６に保持される。次クロツクＧ３，Ｇ４の
入力で第１７図ｂに示す如く信号線１０３６に保
持されたデータはダイナミツクインバータ１０４
６、インバータ１０４８、信号線１０３２を介し
てトランジスタ１０４８へ伝えられる。このトラ
ンジスタ１０４８はクロツクＧ４でONするので
このトランジスタに伝えられた信号線１０３６の
データは、さらに信号線１０３４に伝えられる。
このクロツクＧ３，Ｇ４のタイイミングではトラ
ンジスタ１０２７，１０２８はOFF状態にある
ので、信号線１０３８、インバータ１０４８、信
号線１０３２の直列回路は１ビツトシフト回路１
０２２の入力部および出力部と分離されているの
で、ラツチ回路１０２６の１部として動作する。
以上説明した如く、クロツクＧ１とＧ２で信号線
１０３４のデータは１０３６へ伝えられ、クロツ
クＧ３とＧ４で信号線１０３６のデータは再び信
号線１０３４へ戻される。このようにしてデータ
がクロツクＧ１〜Ｇ４のタイミングで閉ループを
構成するラツチ回路をぐるぐる回転することによ
り保持される。 次にCPUよりバスラインを介しての書込み動
作について説明する。第１２図の内、データセツ
トに関する回路を第１８図に実線で示し、その動
作を第１９図に示した。制御ラインWCS（ライ
ト・チツプ・セレクト）の信号はCPUよりアド
レスバスを介して送られてきたアドレスデータと
コントロールバスを介して送られてきたコントロ
ール信号で作られるものであり、ラツチ回路とデ
ータバスDB間のインターフエースの制御を行な
う。制御ラインG4SETの信号はラツチ回路から
シフト回路へのデータの転送を行なう。 CPUよりデータ書込みを示す信号がコントロ
ールバスやアドレスバスを介して伝えられると、
信号線WCSの信号が“１”となる。この区間は
第１９図でＰで表わされる。この区間でデータバ
スを構成するラインDBに書込み用のデータが乗
つており、トランジスタ１０５２を介して信号線
１０３４に伝えられる。次にクロツクＧ１，Ｇ２
で信号線１０３４の信号はダイナミツクインバー
タ１０４２、インバータ１０４４を介して信号線
１０３６に伝えられる。このようにしてデータバ
スDBのデータはラツチ回路へトランジスタ１０
５２を介して伝えられる。 さらにシフト回路へ伝えられるには、ラツチ回
路の信号線１０３８へデータバスDWの信号が伝
えられた時にG4SETの信号を発生し、これによ
りトランジスタ１０５４をONにし、信号線１０
３０へ伝え、クロツクＧ３，Ｇ４でSOUTとし
てシフトする。 次に第１２図の回路でデータが読み出される場
合について第２０図と第２１図を用いて説明す
る。先ずシフト回路の信号ライン１０３２にはク
ロツクＧ１によりトランジスタ１０２７，１０２
８がONしたことにより、シフトレジスタの信号
が保持されている。G2MOVE信号が出ることに
より、信号線１０３２の信号はトランジスタ１０
５０を介して信号線１０３４に伝えられ、さらに
クロツクＧ１，Ｇ２により信号線１０３６へ伝え
られる。CPUよりコントロールバスとアドレス
バスを介して出された信号によつて作られた信号
RCS（リードチツプセレクト）が発生するとトラ
ンジスタ１０５４がONし、信号線１０３６に保
持された信号はデータバスDBに伝えられる。こ
のようにしてシフト回路の信号の読出しが行なわ
れる。第１２図の回路が並列に数個存在する場
合、その基本セルとなる第１６図の回路がマトリ
ツクス状に規則的に配列され、クロツクＧ１〜Ｇ
４、データバスDB０〜DB７、信号線
G2MOVE，G4SET，WCS，RCSがそれぞれ、
アルミニウユ導体で規則的に配線される。 第１２図の増減回路１００８の詳細図を第２２
図に示し、さらにその動作図を第２３図に示す。
図でQiはシフトレジスタの最小ビツト側（以下
LSBと記す。）のシフト回路より１ビツト信号が
シフトされてくる。この入力に対し増減回路１０
０８の出力が端子QOiより再びシフトレジスタの
最大ビツト側シフト回路（以下MSBと記す。）へ
送られる。このときの入力と出力の関係はこの増
減回路が減算回路として作用する場合、前述の第
７式、第８式、第９式、第10式の如くになる。 QO0＝QOCIN ……(7) QOi＝QiCi−１ ……(8) C0＝Q0・CIN ……(9) Ci＝Qi・Ci−１ ……(10) 一方加算する場合には次の式となる。 QO0＝Q0CIN ……(11) QOi＝QiCi−１ ……(12) C0＝Q0・CIN ……(13) Ci＝Qi・Ci−１ ……(14) 減算の場合は信号DEC＝１となり、加算の場
合は信号INC＝１となる。第(7)，(8)式と(11)，(12)式
から分るように出力と入力の関係は減算と加算と
が同一である。第１２図の８ビツトシフトレジス
タの例では先ずLSBのビツト信号がQiとして入
力される。この場合そのシフトのスタートである
タイミングの１毎に同期回路より信号GCが送ら
れてくる。信号φ１，φ２はCPUとの間で共通
に利用されるクロツクであり、このクロツクφ
１，φ２を基本にしてクロツクＧ１，Ｇ２，Ｇ
３，Ｇ４が作られる。 第２２図のダイナミツクインベータ１０８６と
１０８８はキヤリヤCiの保持回路であり、信号
GCとクロツクＧ３，Ｇ４で信号INCがANDゲー
ト１０４８を介して取込まれる。この信号INCは
最初のみ−１と一対一の対応であり第７式、９
式、11式、13式のCINに対応した信号として〜
１が出力される。 トランジスタ１０５６，１０５８、インバータ
１０６８，１０７０は第７，８，11，12式の演算
部であり、入力されたQi信号をインバータ１０
６８で反転するかどうかをキヤリヤCi保持回路の
出力−１で制御する。クロツクＧ３，Ｇ４で
−１信号と入力Qiとから出力信号QOiが定められ
る。また出力QOiはANDゲート１０７６，１０
８２、ORゲート１０８４、トランジスタ１０６
２，１０６４、インバータ１０７６から構成され
るゼロ検出回路へも送られる。 クロツクＧ１，Ｇ２によりダイナミツクインバ
ータ１０８８へCINを表わす−１信号とＱ０ま
たは０信号が入力され、第９式または第13式に
よりキヤリヤが作られる。ここで減算の場合
DEC信号によりトランジスタ１０６０がオンし、
Ｑ０信号が印加される。一方乗算の場合INC信号
が出力され、トランジスタ１０６１がオンし、Ｑ
０信号が印加される。従つてダイナミツクインバ
ータ１０８８の出力Ciは第９式または第13式の値
になる。ゼロ検出回路に於てもクロツクＧ２で
QOiの出力がZSとして保持される。 次のタイミング２のクロツクＧ３，Ｇ４で信号
GC＝０となるのでANDゲート１０８０がOFF、
ANDゲート１０７８がONになる。これにより
信号Ciがインヒビツト回路１０８６を介して−
１として保持される。一方入力Qiとして次のビ
ツトが送られてくる。この−１と入力Qiが演
算回路１０９０へ入力され、出力QOiが作られ
る。この出力QOiはシフトレジスタへ戻されると
共にゼロ検出回路１０９４へも伝えられる。次に
クロツクＧ１，Ｇ２で入力Qiと保持キヤリヤ
−１よりキヤリヤCiが作られる。またクロツクＧ
２で出力QOiと保持信号Zmから信号ZSが作られ
る。タイミング３〜７で以上の動作繰返えされ
て、シフトレジスタ内の保持データの減算または
加算が行なわれる。次のタイミング１でゼロ検出
回路より保持信号ZSが出力Ｚ０として出力され、
この出力Z0＝０のときシフトレジスタの保持デ
ータがゼロになつたことが検出される。 ここでCIN＝０が信号GCの発生時であるタイ
ミング１で入力されると、−１となり減算や加
算がされず入力の値がそのまま出力される。 第２３図の信号−１，Qi，QOi，Ciの１，０
の表示はシフトレジスタに「10001100」が保持さ
れていた状態で減算動作を行うことを仮定したも
のである。タイミング１〜８が発生することによ
りシフトレジスタの値は「10001011」に変化す
る。 第４図のCABC１６２，FSC１７２，EGRC１
７８で共通に使用される回路を第２４図に示す。
図で同期パルス発生回路１０９６は第４図の
CABP，FSCP，EGRPに相当する。一方デユテ
イパルス発生回路１０９８はCABD，FSCD，
EGRDに相当する。これら回路１０９６，１０９
８にはそれぞれ演算されたパルス周期データとデ
ユーテイ周期データがセツトされる。この第２４
図のタイムチヤートを第２５図に示す。回路１０
９６，１０９８の詳細は第１２図に示されてい
て、基本動作は上で説明した通りである。信号
ZPによるG4SET信号で回路１０９６，１０９８
をそれぞれ構成するラツチレジスタよりシフトレ
ジスタへデータがセツトされる。この時信号ZP
が生じフリツプフロツプ１１００がセツトされ
る。尚ラツチレジスタのデータはCPUより演算
出力として送られて来たデータである。シフトレ
ジスタのデータは第２２図、第２３図を用いて説
明した如くクロツクφ１，φ２がシフトレジスタ
の構成ビツト数で定める回数すなわち８回出力さ
れると、１回のデイクレメントが完了する。この
時信号GCが発生する。この信号GCに応じ、回路
１０９６と１０９８のシフトレジスタおよび増減
回路はデイクレメントを行なう。そして回路１０
９８のシフトレジスタの保持値がゼロになるとゼ
ロ検出回路により信号０が発生し、信号ZDに
よりフリツプフロツプ１１００がリセツトされ
る。次に回路１０９６のシフトレジスタの保持値
がゼロになるとゼロ検出回路より０が出力さ
れ、信号ZPが発生する。この信号ZPでフリツプ
フロツプ１１００が再度セツトされると共に、回
路１０９６と１０９８に信号G4SETとして印加
させる。これによりラツチレジスタよりシフトレ
ジスタへデータセツトが再度行なわれる。このよ
うにしてCPUよりのセツトデータに基づくデユ
ーテイ比のパルスがフリツプフロツプ１１００よ
り出力される。第２４図の回路を３組設けること
により第４図のCABC１６２，FSC１７２，
EGRC１７８を構成できる。 第２６図は第４図のIGNC１６４の詳細回路図
であり、ADVパルス発生回路１１０２は第４図
のADVレジスタの機能を持ち、DWLパルス発生
回路１１０４は第４図のDWLレジスタの機能を
持つ。これらのADVパルス発生回路１１０２お
よびDWLパルス発生回路の詳細は第１２図に示
す通りである。CPUよりこのADVパルス発生回
路１１０２およびDWLパルス発生回路１１０４
にADVデータおよびDWLデータをセツトする。
このADVデータおよびDWLデータはCPUによ
り演算された値であり、第２７図に示す如く、基
準クランク信号INTDPと点火位置間のPOSパル
数をADVデータとし、点火位置から次の点火の
為の点火コイルの通電開始位置までのPOSパル
ス数をDWLデータとして示す。第２７図の
IGNOUT信号の出力している間、点火コイルに
電流を通すことになる。 ADVパルス発生回路１１０２にINTDPパルス
がG4SETとして印加される。これによりCPUか
らのADVデータを保持しているラツチレジスタ
よりシフトレジスタへデータが転送される。さら
にこのINTDPの信号で減算の指示と共にCIN信
号が入力される。以後シフトレジスタの値がゼロ
になるまで出力０よりORゲート１１０８を介
してCIN信号が入力される。またGC端子に
SPOSP信号が入力される。この信号はクランク
角センサのPOSパルスに応じGCタイミングで作
られた信号であり、詳細は後述する。ADVパル
ス発生回路のシフトレジスタはSPOSPに応じて
減算動作を行なう。ADVシフトレジスタの保持
値がゼロになると０がローレベルとなり、イン
バータ１１１８を介して入力されるSPOSPの信
号に応じてNANDゲート１１１４より出力
ADVPがフリツプフロツプ１１２０をセツトす
る。これによりフリツプフロツプ１１２０はリセ
ツトされ、信号IGNOUTは停止する。これによ
り第４図の点火装置１７０内の点火コイルの１次
電流が停止し、点火が行なわれる。 DWLパルス発生回路は第２７，２８図に示す
如く、点火タイミングであるADVP出力を減算
の開始点とする。従つてADVP出力をG4SETと
して印加し、DWLパルス発生回路１１０４内の
ラツチ回路よりシフトレジスタへデータが転送さ
れる。ADVP信号で減算を指令するCIN信号が
ORゲート１１１２を介して入力され、以後シフ
トレジスタの保持値がゼロとなりゼロ検出回路の
出力０がローとなるまで減算指令CINは印加さ
れつづける。また減算タイミングはORゲート１
１１０を介して入力されるSPOSP信号により定
まる。シフトレジスタの保持値がゼロとなり、ゼ
ロ検出回路の出力０がローとなるとSPOSP信
号のタイミングでNANDゲート１１１６より
DWLP信号が出力され、フリツプフロツプ１１
２０がセツトされる。これにより信号IGNOUT
が出力され、点火コイルに１次コイル電流が流れ
る。上述の如く、ADVパルス出力回路１１０２
の出力によりフリツプフロツプ１１２０がリセツ
トされ、点火コイルの１次コイル電流が遮断さ
れ、点火が行なわれる。 第２６図の入力信号INTDP，SPOSPの発生回
路を第２９図に示し、その動作タイミングを第３
０図に示す。図で信号REF，POSは第４図のセ
ンサ１４６より入力される。この信号REFはエ
ンジンの基準クランク角信号で４気筒では180度
毎、６気筒では12度毎、８気筒は90度毎と、エン
ジンの気筒数に応じた角で発生するパルスであ
る。信号POSはクランク角１度毎に発生するパ
ルスである。これらパルスはエンジンの回転に同
期するので回路の内部クロツクに非同期である。
信号REFはＤフリツプフロツプ１１２２へ入力
され、一方信号POSはＤフリツプフロツプ１１
２６へ入力される。このＤフリツプフロツプ１１
２２，１１２６はクロツクGCに応じて出力を出
す。Ｄフリツプフロツプ１１２４，１１２８はク
ロツクφ（クロツクφ１またはφ２）に同期させ
ても良いが、本実施例ではGCのインバータに同
期させている。NOR回路１１３０の出力である
SPEFPは入力REFの最初のφのゼロタイミング
で出力がでる。一方EXCLUSIVEOR１１３２の
出力SPOSPは入力POSの立上りのφのゼロタイ
ミングと立下りのφのゼロタイミングの両方でパ
ルスが出る。この為、クランク角１度毎のPOS
パルスからクランク角0.5度毎のSPOSPが作られ
る。 INTLパルス発生回路１０４２はセンサの取付
位置で定めるSREFP信号より制御に必要な基準
信号INTDPを発生する。信号SREFPが信号
G4SETとして入力され、これによりラツチ回路
よりシフトレジスタへデータがセツトされる。こ
のデータはSREFPと基準信号INTDPとの位相差
を表わしている。SPOSP信号に応じて減算を行
ない、シフトレジスタの保持値がゼロになつたと
き、出力０がローレベルとなり、信号SPOSP
に同期して信号INTDPが出力される。 第３１図は回転速度検出回路であり、その動作
タイミングを第３２図に示す。周期パルス発生回
路RPMT１０５０に周期を検定する周期データ
をCPUよりRPMT回路内のラツチ回路へセツト
される。このRPMT回路の０出力に応じた
NORゲート１０４４の出力RPMTPがG4SETと
してRPMT回路１０５０に入力されるので、
RPMT回路のラツチレジスタよりシフトレジス
タへデータがセツトされる。信号CINとして１が
常に入力されるのでクロツクCLKに応じて
RPMT回路１０５０のシフトレジスタが減算を
行なう。第３２図の如く、RPMTのシフトレジ
スタの値がゼロになるとゼロ検出回路より０信
号が出力され、NORゲートよりRPMT信号が出
力される。この出力によりRPMT回路１０５０
内のラツチレジスタよりシフトレジスタへデータ
がセツトされる。従つて信号RPMTPはCPUよ
りセツトされたデータに応じた値の周期でNOR
ゲート１０４４より発生する。このRPMTP信号
周期間のSPOSP信号を計数し、この値を
RPMTP信号に応じてシフトレジスタからラツチ
レジスタへ逆に移す。その後遅延回路１０４８を
介して送られてきたRPMTP信号によりRPMD
１０５２内のシフトレジスタの値をリセツトす
る。このRPMTP回路はDEC端子ではなくINC端
子に１を入力しているので加算動作を行なう。こ
の加算動作タイミングはGC端子へ入力される
SPOSP信号に応じて定まる。従つて所定周期で
あるRPMTP信号間の周期内のSPOSPの信号の
積算値が得られる。この値がG2MOVEとして入
力されるRPMTP信号により、ラツチレジスタに
転送されて保持されているので、CPUよりラツ
チレジスタのデータを読み取ることにより回転速
度のデータが得られる。 第３３図は本発明を燃料噴射装置に使用した例
である。CYLパルスス発生回路１０７０は信号
SREFPを計数する。例えば６気筒の場合第３４
図の如くSREFPを３回計数する毎に信号CYLP
を発生する。この値３は気筒数により異なり、
CPUより送られる値である。CYL回路のラツチ
レジスタにこの値が保持されている。この値は
CYLP信号が発生するごとくにG4SETとして入
力され、ラツチレジスタのデータがシフトレジス
タへセツトされる。このデータはSREFP信号に
応じて減算され、ゼロになる毎にCYLP信号が出
力される。このCYLP信号でフリツプフロツプ１
０６８がセツトされる。INJパルス発生回路１０
７２にはCPUより燃料噴射時間を表わすデータ
がセツトされ、このデータはラツチレジスタより
CYLP信号に応じてシフトレジスタへセツトされ
る。このデータはCLK１信号に応じて減算され
る。このCLK１信号の変りにGCクロツクを入れ
るとGCクロツクに応じて減算する。第３４図の
如くCYLP信号よりINJデータ値に応じた時間を
計測する。クロツクCLK２による減算でINJデー
タがゼロになると０出力に応じたNORゲート
１０５８のINJP信号でフリツプフロツプ１０６
８をリセツトする。従つてフリツプフロツプ１０
６８の出力INJOUTからCPUよりのセツトデー
タであるINJデータに応じた信号が出力される。
この出力信号はアンプ回路１０７４で増幅され、
インジエクタ１０７６に入力され、燃料を噴射す
る。 第３５図は信号発生回路であり、発振器１０７
８より第２３図のφ１，φ２信号を発生する。こ
の信号よりクロツクＧ１〜Ｇ４が第２３図に示す
如く波形成形回路で作られ、また一方第２３図に
示す如き信号GCが分周回路１０８２により作ら
れる。この分周回路１０８２の出力GCがさらに
分周回路１０８４，１０８６で分周されてタイミ
ングパルスCLK１，CLK２が作られる。 第３６図は上記第１２図の基本回路で第４図の
入出力のパルス変換回路を構成したものであり、
各レジスタCABD，CABP，ADV，DWL，
FSCD，FSCP，EGRD，EGRP，RPMT，
RPMDとこれに対応した増減回路１００８、ゼ
ロ検出回路１００９が規則的に配置されている。
この各レジスタは８ビツト構成としたものであ
り、各ビツトにはクロツクＧ１〜Ｇ４、コントロ
ール信号WCS，RCS，G4SET，G2MOVEがそ
れぞれ入力される。また増減回路にはコントロー
ル信号INC，DEC，GC，CIN等が入力される。 本発明によればパルス変換回路や測定回路など
を簡単な素子よりなるシフトレジスタと増減回路
により構成しているので、規則的な配置となり、
発熱が少い。さらに実施例の如くダイナミツク素
子の使用も可能であり、この場合さらに発熱が少
く、エンジン制御用の通常のデイジタル回路に比
し、発熱量が約半分になる。 またこの実施例では各素子が規則的に配置され
るので集積効率が向上し、サイズが従来の約半分
になる。また第３６図の如くデータバスDBの各
ビツトラインと多層構造とすることが可能とな
り、データバスエリアも含んでいるのでさらに集
積効率は向上している。 実施例第１１図エンジン停止検出回路やINTV
割込発生回路も同様の考え方で第１２図の基本回
路で構成できる。
第１図はエンジンのスロツトル・チヤンバの断
面図、第２図は点火装置の概略図、第３図は排気
ガス環流装置のシステム図、第４図は制御システ
ムの全体構成図、第５図はプログラムシステム
図、第６図はプログラムマツプ図、第７図は第５
図のプログラム２２４の詳細フローチヤート図、
第８図はタスク・スケジユーラの詳細フローチヤ
ート図、第９図はタスク・コントロール・テーブ
ルの説明図、第１０図はEXITプログラムの詳細
フローチヤート図、第１１図は割込み発生回路の
詳細回路図、第１２図はパルス変換回路の基本回
路図、第１３図は第１２図の基本回路を構成する
基本素子図、第１４図は第１３図の動作説明図、
第１５図は第１２図の基本回路を構成する他の基
本素子図、第１６図は第１２図のシフトレジス
タ、ラツチレジスタ等の詳細MOS図、第１７図
はシフトレジスタの動作説明図、第１８図はデー
タ書込み回路の詳細図、第１９図は第１８図の動
作説明図、第２０図はデータ読出し回路の詳細
図、第２１図はデータ読出し動作の説明図、第２
２図は第１２図の増減回路とゼロ検出回路の詳細
図、第２３図は第２２図の説明図、第２４図はデ
ユーテイパルス変換回路図、第２５図は第２４図
の説明図、第２６図は点火系の制御回路図、第２
７図は第２６図の説明図、第２８図は第２７図の
タイムチヤート図、第２９図はINTDPパルス変
換回路図、第３０図は第２９図のタイムチヤート
図、第３１図は回転速度検出回路図、第３２図は
第３１図の説明図、第３３図は燃料噴射回路図、
第３４図は第３３図の動作説明図、第３５図はタ
イミング信号発生回路図、第３６図はレジスタと
増減回路、ゼロ検出回路、データライン、コント
ロール信号ラインの配置図である。 １００２…シフトレジスタ、１００４…データ
転送回路、１００６…ラツチレジスタ、１００８
…増減回路、１０１０，１０１２…インバータ、
１０２２…シフトレジスタ、１０２４…データ転
送回路、１０２６…ラツチ回路、１０２７，１０
２８…トランジスタ、１０３０，１０３２，１０
３４，１０３６，１０３８…信号線、１０４０，
１０４２，１０４４，１０４６…インバータ、１
０４８，１０５０，１０５２，１０５４…トラン
ジスタ、１０５６，１０５８，１０６０，１０６
１，１０６４…トランジスタ、１０６６，１０６
８，１０７０，１０７２，１０７４…インバー
タ、１０７６，１０７８，１０８０，１０８２…
ANDゲート、１０８４…NORゲート、１０８
６，１０８８…ダイナミツクインヒビツト回路、
１０９０…演算回路、１０９２…キヤリヤ保持回
路、１０９４…ゼロ検出回路、１０９６…周期パ
ルス発生回路、１０９８…デユーテイパルス発生
回路、１１００…フリツプフロツプ、１１０２…
ADVパルス発生回路、１１０４…DWLパルス発
生回路、１１２０…フリツプフロツプ、１１２
２，１１２４，１１２６，１１２８…Ｄフリツプ
フロツプ、１１３０…NOR、１１３２…
EXCLUSIVEOR、１０４２…INTLパルス発生
回路。
面図、第２図は点火装置の概略図、第３図は排気
ガス環流装置のシステム図、第４図は制御システ
ムの全体構成図、第５図はプログラムシステム
図、第６図はプログラムマツプ図、第７図は第５
図のプログラム２２４の詳細フローチヤート図、
第８図はタスク・スケジユーラの詳細フローチヤ
ート図、第９図はタスク・コントロール・テーブ
ルの説明図、第１０図はEXITプログラムの詳細
フローチヤート図、第１１図は割込み発生回路の
詳細回路図、第１２図はパルス変換回路の基本回
路図、第１３図は第１２図の基本回路を構成する
基本素子図、第１４図は第１３図の動作説明図、
第１５図は第１２図の基本回路を構成する他の基
本素子図、第１６図は第１２図のシフトレジス
タ、ラツチレジスタ等の詳細MOS図、第１７図
はシフトレジスタの動作説明図、第１８図はデー
タ書込み回路の詳細図、第１９図は第１８図の動
作説明図、第２０図はデータ読出し回路の詳細
図、第２１図はデータ読出し動作の説明図、第２
２図は第１２図の増減回路とゼロ検出回路の詳細
図、第２３図は第２２図の説明図、第２４図はデ
ユーテイパルス変換回路図、第２５図は第２４図
の説明図、第２６図は点火系の制御回路図、第２
７図は第２６図の説明図、第２８図は第２７図の
タイムチヤート図、第２９図はINTDPパルス変
換回路図、第３０図は第２９図のタイムチヤート
図、第３１図は回転速度検出回路図、第３２図は
第３１図の説明図、第３３図は燃料噴射回路図、
第３４図は第３３図の動作説明図、第３５図はタ
イミング信号発生回路図、第３６図はレジスタと
増減回路、ゼロ検出回路、データライン、コント
ロール信号ラインの配置図である。 １００２…シフトレジスタ、１００４…データ
転送回路、１００６…ラツチレジスタ、１００８
…増減回路、１０１０，１０１２…インバータ、
１０２２…シフトレジスタ、１０２４…データ転
送回路、１０２６…ラツチ回路、１０２７，１０
２８…トランジスタ、１０３０，１０３２，１０
３４，１０３６，１０３８…信号線、１０４０，
１０４２，１０４４，１０４６…インバータ、１
０４８，１０５０，１０５２，１０５４…トラン
ジスタ、１０５６，１０５８，１０６０，１０６
１，１０６４…トランジスタ、１０６６，１０６
８，１０７０，１０７２，１０７４…インバー
タ、１０７６，１０７８，１０８０，１０８２…
ANDゲート、１０８４…NORゲート、１０８
６，１０８８…ダイナミツクインヒビツト回路、
１０９０…演算回路、１０９２…キヤリヤ保持回
路、１０９４…ゼロ検出回路、１０９６…周期パ
ルス発生回路、１０９８…デユーテイパルス発生
回路、１１００…フリツプフロツプ、１１０２…
ADVパルス発生回路、１１０４…DWLパルス発
生回路、１１２０…フリツプフロツプ、１１２
２，１１２４，１１２６，１１２８…Ｄフリツプ
フロツプ、１１３０…NOR、１１３２…
EXCLUSIVEOR、１０４２…INTLパルス発生
回路。
Claims (1)
- １ エンジンの状態を検出し、この検出値に基づ
いてエンジンを制御する制御機構の設定量を演算
し、演算された設定量に応じてパルス信号を発生
し、このパルス信号を上記制御機構に加えること
により、上記設定量に応じエンジンを制御するも
のにおいて；上記設定量に応じたパルス信号を作
る手段は；上記設定量がデイジタル信号状態でセ
ツトされる複数個のシフトレジスタと；各シフト
レジスタを１ビツトずつシフトするためのクロツ
ク信号発生回路と；入力信号を一定値だけ増加ま
たは減少させる増減回路と；シフトレジスタの保
持値を検出する検出回路と；上記シフトレジスタ
の出力と入力を上記増減回路を介して閉ループ状
につなぐデータ伝送回路を設け；上記クロツクに
応じてシフトレジスタのセツト信号を上記増減回
路に入力し、再びシフトレジスタに戻すことによ
り、シフトレジスタにセツトされた該セツト信号
の値を増加または減少させ、この値が所定値に達
したことを上記検出回路で検出し、この検出点を
起点あるいは終点としてパルス信号を発生するこ
とを特徴とするエンジン制御装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14446379A JPS5668801A (en) | 1979-11-09 | 1979-11-09 | Engine control unit |
| US06/204,347 US4428051A (en) | 1979-11-09 | 1980-11-05 | Electronic control apparatus for internal combustion engine |
| GB8035663A GB2062900B (en) | 1979-11-09 | 1980-11-06 | Electronic control apparatus for internal combustion engine |
| DE19803042395 DE3042395A1 (de) | 1979-11-09 | 1980-11-10 | Elektronische steuervorrichtung fuer brennkraftmaschie |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14446379A JPS5668801A (en) | 1979-11-09 | 1979-11-09 | Engine control unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5668801A JPS5668801A (en) | 1981-06-09 |
| JPS6336521B2 true JPS6336521B2 (ja) | 1988-07-20 |
Family
ID=15362848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14446379A Granted JPS5668801A (en) | 1979-11-09 | 1979-11-09 | Engine control unit |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4428051A (ja) |
| JP (1) | JPS5668801A (ja) |
| DE (1) | DE3042395A1 (ja) |
| GB (1) | GB2062900B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2539820B1 (fr) * | 1983-01-20 | 1987-06-26 | Texas Instruments France | Procede de commande d'allumage pour moteur a combustion interne et circuit electronique pour sa mise en oeuvre |
| JPH0219633A (ja) * | 1988-07-05 | 1990-01-23 | Fuji Heavy Ind Ltd | エンジンの点火時期制御装置 |
| US5103112A (en) * | 1990-12-03 | 1992-04-07 | Thomson, S.A. | Apparatus for generating control pulses of variable width, as for driving display devices |
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| US7003393B2 (en) * | 2003-04-07 | 2006-02-21 | Jeffrey Donald Stevens | Method and apparatus for providing interface to original equipment engine control computer |
| JP4226580B2 (ja) * | 2005-09-02 | 2009-02-18 | 本田技研工業株式会社 | 内燃機関の制御装置 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS5126031A (en) | 1974-08-27 | 1976-03-03 | Canon Kk | Jikanseigyosochi |
| US3997765A (en) | 1975-07-14 | 1976-12-14 | Hewlett-Packard Company | Circulating shift register incrementer/decrementer |
| DE2539113B2 (de) * | 1975-09-03 | 1978-04-20 | Robert Bosch Gmbh, 7000 Stuttgart | Elektronische Einrichtung zur Steuerung eines periodisch sich wiederholenden Vorganges bei Brennkraftmaschinen, insbesondere des Stauflusses durch die Zündspule |
| FR2337261A1 (fr) * | 1975-12-30 | 1977-07-29 | Inst Francais Du Petrole | Dispositif de reglage optimal de l'allumage d'un moteur a allumage commande en cours de fonctionnement |
| JPS5395437A (en) | 1977-02-01 | 1978-08-21 | Nippon Soken Inc | Ignition timing device for internal combustion engine |
| FR2384115A1 (fr) | 1977-03-15 | 1978-10-13 | Renault | Calculateur numerique d'injection a microcalculateur |
| US4075464A (en) | 1977-05-02 | 1978-02-21 | Fairchild Camera And Instrument Corporation | Incrementer/decrementer circuit |
| DE2840706C2 (de) | 1977-09-21 | 1985-09-12 | Hitachi, Ltd., Tokio/Tokyo | Elektronische Steuereinrichtung zum Steuern des Betriebs einer Brennkraftmaschine |
| US4218750A (en) | 1978-09-25 | 1980-08-19 | Motorola, Inc. | Incrementer with common precharge enable and carry-in signal |
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| US4280190A (en) | 1979-08-09 | 1981-07-21 | Motorola, Inc. | Incrementer/decrementer circuit |
-
1979
- 1979-11-09 JP JP14446379A patent/JPS5668801A/ja active Granted
-
1980
- 1980-11-05 US US06/204,347 patent/US4428051A/en not_active Expired - Lifetime
- 1980-11-06 GB GB8035663A patent/GB2062900B/en not_active Expired
- 1980-11-10 DE DE19803042395 patent/DE3042395A1/de active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5668801A (en) | 1981-06-09 |
| DE3042395A1 (de) | 1981-06-11 |
| GB2062900A (en) | 1981-05-28 |
| DE3042395C2 (ja) | 1989-12-07 |
| US4428051A (en) | 1984-01-24 |
| GB2062900B (en) | 1983-06-08 |
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