JPS6331244A - Loop transmitter - Google Patents
Loop transmitterInfo
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- JPS6331244A JPS6331244A JP17368786A JP17368786A JPS6331244A JP S6331244 A JPS6331244 A JP S6331244A JP 17368786 A JP17368786 A JP 17368786A JP 17368786 A JP17368786 A JP 17368786A JP S6331244 A JPS6331244 A JP S6331244A
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Abstract
Description
【発明の詳細な説明】
〔虻業上の利用分野〕
本発明は複数の伝送局をループ状に接続して各伝送局間
でデータの伝送を行なうループ伝送方式における伝送装
置に係り、特にループの伝送遅延を吸収するバックアメ
モリに電源投入時に入る不定データをクリアするa能を
設けたループ伝送装置に関するものである。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a transmission device using a loop transmission method in which a plurality of transmission stations are connected in a loop and data is transmitted between each transmission station, and in particular, The present invention relates to a loop transmission device in which a backup memory that absorbs transmission delays is provided with a function of clearing undefined data that is entered when the power is turned on.
従来のループ伝送装置では、伝送路中にマイクa数回線
等の比較的ジッタや位相差が生じ易い伝送路が含まれて
いると、送受伝送情報間の位相差が極めて大きくなりバ
ッファメモリでは吸収しきれなくなってしまう。このよ
うな欠点を除くために特開昭59−161949号公報
に記載のように、ループ形伝送路において生じる、送信
伝送情報間の位相差が大きくてもまた周波数偏差があっ
てもデータのループ遅延を吸収するために受信伝送情報
と送信伝送情報との間の位相差を吸収するメモリを設け
ると共に、このバッファメモリにおける受信伝送情報の
書込み位置と送信伝送情報の胱出し位置との差から受信
および送信各伝送情報間の位相差を求めて、この位相差
の大きさによって送信伝送情報のフレーム長を伸縮する
手段を設け、この手段によって受信および送信各伝送情
報間の位相差が所定の周波数偏差に相当する量になった
とき周波数偏差を零に近づけるべ(送信情報の非情報部
分のスロットを加減してフレーム長を可変し、これによ
り大きい位相差や周波数偏差を吸収する手段が用いられ
ているが、電源投入時に発生する不定データでメモリの
データが不定となり後段の伝送装置が誤動作するのを防
止する手段については配慮されていなかった。In conventional loop transmission equipment, if the transmission path includes a transmission path that is relatively prone to jitter or phase difference, such as a few microphone lines, the phase difference between the transmitted and received transmission information becomes extremely large and cannot be absorbed by the buffer memory. I can't bear it anymore. In order to eliminate such drawbacks, as described in Japanese Unexamined Patent Application Publication No. 161949/1989, data loops can be prevented even if there is a large phase difference between transmitted transmission information or a frequency deviation that occurs in a loop-type transmission line. In order to absorb the delay, a memory is provided to absorb the phase difference between the received transmission information and the transmitted transmission information, and the received transmission information is determined based on the difference between the writing position of the received transmission information and the position where the transmitted transmission information is written in this buffer memory. Then, a means is provided to determine the phase difference between each transmission information to be transmitted, and expand or contract the frame length of the transmission information to be transmitted depending on the magnitude of this phase difference. When the frequency deviation reaches an amount equivalent to the deviation, the frequency deviation should be brought close to zero (by adjusting the slots of the non-information part of the transmitted information and varying the frame length, a means is used to absorb large phase differences and frequency deviations). However, no consideration was given to means to prevent the data in the memory from becoming undefined due to the undefined data generated when the power is turned on, which would cause malfunctions in the subsequent transmission equipment.
上記従来技術はループの伝送遅延を吸収するためのメモ
リのデータが電源投入時に不定となりこのデータをルー
プに送出するのを禁止する手段について配慮されておら
す、不定データを受信した後段の伝送装置が誤動作する
恐れがあるという問題があった。The above-mentioned conventional technology takes into consideration a means for preventing the data in the memory for absorbing the transmission delay of the loop from becoming unstable when the power is turned on, and from sending this data to the loop. There was a problem that there was a risk of malfunction.
本発明の目的は、電源投入時にループに不定データが送
出するのを防ぎ、信頼性の高いループ伝送システムを提
供することにある。An object of the present invention is to provide a highly reliable loop transmission system that prevents undefined data from being sent to the loop when power is turned on.
上記目的は、ループ遅延によるフレームの位相ずれを吸
収するためエラスチックメモリの出力に電源没後ある一
定の期間データをループ上に送出することを禁止し、か
つこの期間にループ上の伝送HIMから送られてきたデ
ータをエラスチックメモリに書込み不定データを一掃す
るゲートを設けることにより達成される。The above purpose is to prohibit the output of the elastic memory from sending data onto the loop for a certain period after the power is turned off, in order to absorb frame phase shifts due to loop delay, and to prevent data from being sent from the transmission HIM on the loop during this period. This is accomplished by providing a gate that writes the received data into the elastic memory and wipes out undefined data.
電源投入後のエラスチックメモリのデータは不定となっ
ている。このため前記エラスチックメモリの出力にゲー
トを設は不定データがループに送出されるのを防ぐため
一定期間ゲートを閉じる。After the power is turned on, the data in the elastic memory is undefined. For this reason, a gate is set at the output of the elastic memory, and the gate is closed for a certain period of time to prevent undefined data from being sent to the loop.
これによって後段の伝送装置は不定データを受信するこ
とが無く誤動作をしない。またこの期間に他の伝送装置
からループを介して送られてきたデータを前記エラスチ
ックメモリに誉き込み、電源投入時の不定データを一掃
することができる。As a result, the subsequent transmission device will not receive undefined data and will not malfunction. Also, data sent from other transmission devices via a loop during this period can be loaded into the elastic memory, thereby making it possible to wipe out undefined data when the power is turned on.
以下、本発明の一実施例を第1図乃至第5図により説明
する。An embodiment of the present invention will be described below with reference to FIGS. 1 to 5.
第1図は本発明が適用されるループ伝送システムの構成
図である。FIG. 1 is a block diagram of a loop transmission system to which the present invention is applied.
図において、本システムは、複数のループ伝送装[1〜
4を伝送路9をもってループ状に接続し、このループ伝
送装置1〜4は1つの制御局1と複・ 5 ・
数の従局2〜4とから構成されている。5〜8は端末イ
ンタフェース、21〜24は端末装置を示す。In the figure, this system includes multiple loop transmission devices [1 to
4 are connected in a loop through a transmission path 9, and each loop transmission device 1-4 is comprised of one control station 1 and a plurality of slave stations 2-4. 5 to 8 are terminal interfaces, and 21 to 24 are terminal devices.
制御局1は、データの受信が出来るようタイミングを再
生させるために、ループの伝送装置のうち唯一、フレー
ムパターンを発生する。The control station 1 is the only one of the loop transmission devices that generates a frame pattern in order to regenerate timing so that data can be received.
各伝送HWjt1〜4(制御局も含む)の受信回路は、
フレームパターンの検出により受信用クロックを褥生し
、データの区切を知ることが出来、データの授受が行な
える機能を有している。The receiving circuit of each transmission HWjt1 to HWjt4 (including the control station) is as follows:
It has the function of determining the receiving clock by detecting the frame pattern, knowing the data delimiter, and allowing data to be sent and received.
紀2図は、前記ループ伝送装置の構成を示すブロック図
である。このループ伝送ittは、エラスチックストア
メモ1JID、4末インタフエイス11、タイミング回
路12、フレームパターン発生回路13、セレクタ14
、ケート15、発振回路16、ファストインファストア
ウト(FIFO)メモリ17、セレクタ18、受信回路
19、送信バッファ2oおよび前記受信回路19を構成
する受信バッファ25、タイミング再生回路26とデー
タ端末27とで構成されている。FIG. 2 is a block diagram showing the configuration of the loop transmission device. This loop transmission itt includes an elastic store memo 1JID, a terminal interface 11, a timing circuit 12, a frame pattern generation circuit 13, and a selector 14.
, a gate 15, an oscillation circuit 16, a fast-in-fast-out (FIFO) memory 17, a selector 18, a reception circuit 19, a transmission buffer 2o, a reception buffer 25 constituting the reception circuit 19, a timing recovery circuit 26, and a data terminal 27. It is configured.
この発明のループ伝送装置は以上の如く構成さ、4 。The loop transmission device of the present invention is configured as described above.4.
れており、第5図に示すようにループ状の伝送路9から
入力された受信データRDは、受信回路19を経て端末
インタフェース11に送られる。受信回路19では、受
信データRDから受信用りaツクRXCを再生し、かつ
フレームパターンを検出しフレームの基準となるフレー
ム基準信号FTIMを発生させる。As shown in FIG. 5, the received data RD input from the loop-shaped transmission line 9 is sent to the terminal interface 11 via the receiving circuit 19. The receiving circuit 19 reproduces the receiving a-crack RXC from the received data RD, detects a frame pattern, and generates a frame reference signal FTIM serving as a frame reference.
端末インタフェース11では、データの乗せ換えまたは
スルーを行ない、送信伝送データTXDとしてエラステ
ィックストアメモリc以下ESMと略称する)10と、
セレクタ18とに送る。The terminal interface 11 performs data transfer or throughput, and sends data to an elastic store memory (hereinafter referred to as ESM) 10 as transmission data TXD.
and the selector 18.
セレクタ18は、制御局の場合と従局の場合とのデータ
の経路を選択するセレクタで、従局の場合は端末インタ
フェース11からの送信伝送データTXDを選び、制御
局の場合は、ループの遅延を吸収しフレームの位相を合
わせるESM10%ESM10の出力を禁止するための
ゲート15、フレームの基準となるフレームパターンを
発生するフレームパターン発生回路13、各部へのタイ
ミング信号を発生するタイミング回路12、フレームパ
ターンFL Af pとESAfloからのデータとを
タイミングにより選択するセレクタ14、システムの基
準クロックを発生する発振回路16、データのビット位
相合せを行なうファストインファストアウトC以下FI
FOと略称する)メモ1月7とにより送出される自走の
りaツクに同期したデータをMDDEという信号により
選択し、ループデータ送信バッファ20に送る。The selector 18 is a selector that selects the data route between the control station and the slave station. In the case of the slave station, it selects the transmission data TXD from the terminal interface 11, and in the case of the control station, it selects the transmission data TXD from the terminal interface 11, and in the case of the control station, it selects the data route TXD from the terminal interface 11. A gate 15 for prohibiting the output of the ESM10% ESM10 that adjusts the phase of the frame, a frame pattern generation circuit 13 that generates a frame pattern as a frame reference, a timing circuit 12 that generates timing signals to each part, and a frame pattern FL. A selector 14 that selects Afp and data from ESAflo based on timing, an oscillation circuit 16 that generates a system reference clock, and a fast-in-fast-out C and below FI that performs bit phase alignment of data.
The data synchronized with the free-running route a (abbreviated as FO) is selected by the signal MDDE and sent to the loop data transmission buffer 20.
次に制御局1でのフレームの位相合せを第3図により説
明する。Next, frame phase alignment at the control station 1 will be explained with reference to FIG.
第3図は制御局1におけるフレーム送出と受信回路19
でのフレーム受信タイミングを示す。Figure 3 shows the frame sending and receiving circuit 19 in the control station 1.
This shows the frame reception timing.
図においてFLMSはフレームパターン発生回路13が
フレームパターンを発生するための起動信号、FLMS
ELはフレームパターンをループに送るためのセレクタ
140制御信号、SDはループに送出される送信データ
、RDはループを一巡し送信データSDからtDLYだ
け遅れて制御局1に戻ってきた受信データ、FTIMは
その受信データ11 D中に含まれるフレームパターン
を検出しデータ受信の際基準となるデータ受信基準をそ
れぞれ示す。In the figure, FLMS is an activation signal for the frame pattern generation circuit 13 to generate a frame pattern.
EL is the selector 140 control signal for sending the frame pattern to the loop, SD is the transmission data sent to the loop, RD is the reception data that has gone around the loop and returned to the control station 1 with a delay of tDLY from the transmission data SD, FTIM detects a frame pattern included in the received data 11D and indicates a data reception standard that is used as a standard when receiving data.
フレーム位相合せは、ESMloへの書き込みアドレス
と読み出しアドレスを操作することにより行なわれる。Frame phasing is performed by manipulating write and read addresses to ESMlo.
すなわち、送出データRDをESMloに曹き込む場合
にはフレームパターン検出基臨信号FTIMにて書き込
みアドレスをプリセットしデータを書き込みアドレスを
更新していきこれを繰り返す。読み出す場合には送出デ
ータRDが再現出来るような読み出しアドレスをフレー
ムパターン発生起動信号F L M 5 Kてプリセッ
トし読み出しを繰り返す。That is, when sending out data RD to ESMlo, the write address is preset using the frame pattern detection standard signal FTIM, the data is written, the address is updated, and this process is repeated. When reading, a read address at which the sending data RD can be reproduced is preset using the frame pattern generation starting signal FLM5K, and reading is repeated.
以上によりループ9で遅延したデータが制御局1の自走
のタイミングに位相合せされ、伝送装置の各受信回路で
は同期が乱れることな(データを受信出来る。As described above, the data delayed in the loop 9 is phase-aligned with the free-running timing of the control station 1, and each receiving circuit of the transmission device can receive data without disrupting synchronization.
今、ESAlloの出力を禁止するためのゲート15が
無い場合を考えると、電源投入時、ESMloのデータ
は不定となっているため、偶然にもクレームパターンと
同じビットパターン列のデータが存、 7 。Now, if we consider the case where there is no gate 15 to inhibit the output of ESAllo, the data of ESMlo is undefined when the power is turned on, so by chance there is data with the same bit pattern string as the complaint pattern. .
在しこのデータがループに送出されると、後段の伝送装
置の受信回路ではフレームパターンと誤検出してしまい
フレームの同期がはずれ正しい受信が不可能になる。If this existing data is sent to the loop, the receiving circuit of the subsequent transmission device will erroneously detect it as a frame pattern, and the frames will be out of synchronization, making correct reception impossible.
上記問題点を解決するために本発明はI!:S J/1
0の出力にゲート15を設は電源投入後一定」υ」間は
&埋積ゲート15を電源投入と連動してS E AI
B信号をオフにして閉じてESAfloの出力がセレク
タ14を介し【ループ9に送出しないようにする。In order to solve the above problems, the present invention provides I! :S J/1
The gate 15 is set to the output of 0, and after the power is turned on, the gate 15 is set constant during "υ" and the filling gate 15 is connected to the power turned on.
The B signal is turned off and closed to prevent the output of ESAflo from being sent to the loop 9 via the selector 14.
これにより、制御局1の前段の伝送装置fi1′4から
送られる受信データRDも不定データが勲(なりこのデ
ータをESMloに曹ぎ込むことで専用のクリア回路を
設けることな(E S Mloの不定データをクリアす
ることが出来る。As a result, the received data RD sent from the transmission device fi1'4 at the front stage of the control station 1 also contains undefined data (and by passing this data to ESMlo, it is possible to eliminate the need to provide a dedicated clearing circuit (for ESMlo). Undefined data can be cleared.
以上によりループ上の各伝送装置は誤動作することなく
データの授受を行なうことが可能となる。As described above, each transmission device on the loop can send and receive data without malfunctioning.
本発明によれば電源投入時に発生するESHの不足デー
タによる伝送装〔直の誤動作が防止できるので、信頼性
の烏いループ伝送システムを構成す、 8 。According to the present invention, it is possible to prevent malfunctions of the transmission equipment due to insufficient ESH data that occurs when the power is turned on, thereby constructing a highly reliable loop transmission system.
ることか出来る。I can do it.
図はいずれも本発明の一実施例を示すもので、第1図は
ループ伝送システムの構成図、第2図は伝送装置のブロ
ック図、第3図は、フレーム位相合せを行なう際のタイ
ミング図である。
1・・・制御局 2*394・・・従局5.
6,7,8,11・・・データ端末インタフェース9・
・・伝送路
10・・・エラスティックストアメモリ12・・・タイ
ミング回路
13・・・フレームパターン発生回路
11.18・・・セレクタ 15・・・ケート16
・・・発掘回路 17・・・F IFOメモリ
19・・・受信回路 2〇−送信バッファ21
、22 、25 、24 、27・・・データメー末
25・・・受信バッファ
26・・・タイミング基生回路Each of the figures shows an embodiment of the present invention; Fig. 1 is a block diagram of a loop transmission system, Fig. 2 is a block diagram of a transmission device, and Fig. 3 is a timing diagram when performing frame phase matching. It is. 1...Control station 2*394...Slave station5.
6, 7, 8, 11...Data terminal interface 9.
...Transmission line 10...Elastic store memory 12...Timing circuit 13...Frame pattern generation circuit 11.18...Selector 15...Kate 16
...Excavation circuit 17...F IFO memory 19...Reception circuit 20-Transmission buffer 21
, 22 , 25 , 24 , 27 . . . Data terminal 25 . . . Reception buffer 26 . . . Timing basic circuit
Claims (1)
めのエラスティックストアメモリの出力に、電源投入時
に発生する不定データがループに送出されるのを防ぐた
めに該メモリの出力を電源投入後一定時間閉じるゲート
を設け、メモリの不定データをクリアする機能を具備し
たことを特徴とするループ伝送装置。1. Close the output of the elastic store memory for a certain period of time after the power is turned on to prevent undefined data generated when the power is turned on from being sent to the loop, which is used to absorb frame phase shifts due to loop delays. A loop transmission device characterized by having a gate and a function to clear undefined data in memory.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17368786A JPS6331244A (en) | 1986-07-25 | 1986-07-25 | Loop transmitter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17368786A JPS6331244A (en) | 1986-07-25 | 1986-07-25 | Loop transmitter |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6331244A true JPS6331244A (en) | 1988-02-09 |
Family
ID=15965242
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17368786A Pending JPS6331244A (en) | 1986-07-25 | 1986-07-25 | Loop transmitter |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6331244A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06338895A (en) * | 1993-05-28 | 1994-12-06 | Nec Corp | Self-saving ring network and node raising system |
-
1986
- 1986-07-25 JP JP17368786A patent/JPS6331244A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06338895A (en) * | 1993-05-28 | 1994-12-06 | Nec Corp | Self-saving ring network and node raising system |
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