JPS62290234A - Frame synchronizing system for loop-type communication network - Google Patents

Frame synchronizing system for loop-type communication network

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JPS62290234A
JPS62290234A JP61132734A JP13273486A JPS62290234A JP S62290234 A JPS62290234 A JP S62290234A JP 61132734 A JP61132734 A JP 61132734A JP 13273486 A JP13273486 A JP 13273486A JP S62290234 A JPS62290234 A JP S62290234A
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frame
node
loop
frame synchronization
synchronizing
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Takao Takeuchi
竹内 崇夫
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Abstract

PURPOSE:To prevent out-of-frame synchronization from occurring continuously and to shorten a time required for pull-in by always inserting the prescribed frame synchronizing pattern in a frame synchronizing bit in a loop at each communication node. CONSTITUTION:An exchange control circuit 13 at each node controls a switch 16 in the frame synchronizing bit position to insert the synchronizing pattern that a synchronizing pattern generator circuit 17 generates unconditionally. The circuit 17 generates the synchronizing pattern according to a frame phase at the node, and supplies it to the switch 16. Since the frame phase at the node is constant, the signal with the frame synchronizing bit in a fixed position without fail is transmitted regardless of the frame synchronization state in a frame synchronizing circuit 10, and out-of-frame synchronization never occurs unless otherwise the erroneous transmission happenes.

Description

【発明の詳細な説明】 3、発明の詳細な説明 〔産業上の利用分野〕 本発明は、複数の通信ノードを同期形のループで接続す
るループ形通信網におけるフレーム同期方式に関するも
のである。
Detailed Description of the Invention 3. Detailed Description of the Invention [Field of Industrial Application] The present invention relates to a frame synchronization method in a loop communication network that connects a plurality of communication nodes in a synchronous loop.

〔従来の技術〕[Conventional technology]

ループ形通信網は、第2図に示すように複数の通信ノー
ド51,52,53.54をループ50で結合する構成
をとる。このときループ50として同期形のループを用
いると、ループ上には一定時間周期のフレームが設けら
れる。フレームフォーマットの一例を第3図に示す。こ
のフォーマットでは、フレーム内にはフレーム同期をと
るための特定パターンが挿入されるフレーム同期ビット
F、、F2と、各通信ノードが相互にデータの送受信に
使用する複数のタイムスロットTSI、TS2.  ・
・・。
The loop type communication network has a configuration in which a plurality of communication nodes 51, 52, 53, and 54 are connected by a loop 50, as shown in FIG. At this time, if a synchronous type loop is used as the loop 50, frames with a constant time period are provided on the loop. An example of the frame format is shown in FIG. In this format, frame synchronization bits F, TS2, .・
....

TSi、  ・・・、TSnが設けられる。TSi, ..., TSn are provided.

各通信ノードのタイムスロットの使用方法には種々の方
法があるが、例えばいわゆるスロットリング方式によれ
ば、各タイムスロットに設けられた空き/話中表示をも
とに、空きタイムスロットを探索して、宛先アドレス、
発信元アドレス等とともにデータを当該タイムスロット
に送信する。
There are various methods for using the time slots of each communication node, but for example, according to the so-called throttling method, an empty time slot is searched based on the empty/busy indication provided for each time slot. , the destination address,
Send the data along with the source address etc. to the relevant time slot.

一方、各通信ノードはループ上の各使用中タイムスロッ
トの宛先アドレスを監視し、自ノード宛のデータをノー
ド内に取り込み、ノード間の通信が実現される。
On the other hand, each communication node monitors the destination address of each busy time slot on the loop, takes in data addressed to its own node, and communication between the nodes is realized.

以上のようなループ形通信網において、第3図に示した
フレームフォーマット中のフレーム同期パターンF、、
F2の挿入は、従来、特定の通信ノード、例えば通信ノ
ード51が専門に行っていた。
In the loop communication network as described above, the frame synchronization pattern F in the frame format shown in FIG.
Conventionally, insertion of F2 has been carried out exclusively by a specific communication node, for example, the communication node 51.

同期形のループ通信網においては、ループ−周の遅延を
一定の値に調整する機能も必要であり、通常、この機能
と、フレーム同期パターンの挿入を一つの通信ノード(
マスターノード、運用管理ノード等と言う)が果たして
いる。従って、他の通信ノード(一般ノードと呼ぶ)は
、マスターノードが挿入するフレーム同期パターンをも
とにしてループのフレーム同期をとり、その結果をもと
に各タイムスロットの空き/話中表示等の制御信号をも
とにループへの送受信動作を実行する。
In a synchronous loop communication network, a function to adjust the loop-period delay to a constant value is also required, and this function and frame synchronization pattern insertion are usually performed by one communication node (
master node, operation management node, etc.). Therefore, other communication nodes (referred to as general nodes) perform loop frame synchronization based on the frame synchronization pattern inserted by the master node, and based on the results, display empty/busy information for each time slot, etc. The transmission/reception operation to the loop is executed based on the control signal.

第4図に従来の一般ノードの概略構成を示す。FIG. 4 shows a schematic configuration of a conventional general node.

第4図において、化ノードから到来したループ50上の
信号は、フレーム同期回路10によって、マスターノー
ドが挿入したフレーム同期パターンをもとにフレーム同
期がとられる。その結果をもとにエラスティック・メモ
リ11に受信データが書き込まれ、ノード内のフレーム
位相に受信データを合わせる。また、送受信制御回路1
3は、受信データから各タイムスロット及びその中の空
き/話中表示、宛先アドレス等の制御信号を抽出し、自
ノード宛のタイムスロットはスイッチ12を制御して受
信パンツアメモリ14に取り込み、空きタイムスロット
には、送信パンツアメモリ15からの送信要求に基づき
スイッチ55を制御して送信バッファメモIJ15に蓄
えられている送信データをループ上に送出する。送信デ
ータがない場合及び他ノード宛の話中タイムスロットは
、スイッチ55を図において□上に倒して当該ノードを
そのまま通過させる。フレーム同期ビットF、、F2も
そのまま当該ノードを通過させる。
In FIG. 4, the signal on the loop 50 arriving from the conversion node is subjected to frame synchronization by the frame synchronization circuit 10 based on the frame synchronization pattern inserted by the master node. Based on the result, the received data is written into the elastic memory 11, and the received data is adjusted to the frame phase within the node. In addition, the transmission/reception control circuit 1
3 extracts control signals such as each time slot, an empty/busy indication therein, and a destination address from the received data, and controls the switch 12 to import the time slot addressed to the own node into the reception panzer memory 14; In an empty time slot, the switch 55 is controlled based on a transmission request from the transmission panzer memory 15 to send out the transmission data stored in the transmission buffer memory IJ15 onto the loop. If there is no data to be transmitted or a busy time slot is addressed to another node, the switch 55 is turned upward in the figure to allow the time slot to pass through the node. The frame synchronization bits F, , F2 are also passed through the node as they are.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

以上述べた従来方式には、次のような問題が存在する。 The conventional method described above has the following problems.

すなわち、第4図に示した一般ノードの構成において、
ループ上の伝送誤り等によりフレーム同期がはずれた場
合、フレーム同期回路10は同期引き込みのためのハイ
ティングを開始する。
That is, in the configuration of the general node shown in FIG.
When frame synchronization is lost due to a transmission error on the loop, etc., the frame synchronization circuit 10 starts heightting for synchronization pull-in.

すなわち受信データをエラスティック・メモリ11に書
き込む際のフレーム位相をダイナミックにシフトして行
く。従って、エラスティック・メモリ11における遅延
量がダイナミックに変化し、エラステインク・メモリ1
1の入力がトランスペアレントに出力されず、結果的に
第3図に示したフレーム構成を壊してしまうことになる
。その結果、当該ノードの次に位置する通信ノードにお
いてもフレーム同期がはずれ、以後連鎖的にフレーム同
期はずれがマスターノードの直前のノードまで波及する
こととなる。当然のことながら、この間、最初に同期は
ずれを起こした通信ノード以降、マスターノードの直前
のノードまでは通信不能状態に陥る。
That is, the frame phase when writing received data to the elastic memory 11 is dynamically shifted. Therefore, the amount of delay in the elastic memory 11 changes dynamically, and the delay amount in the elastic memory 11 changes dynamically.
1 is not output transparently, and as a result, the frame structure shown in FIG. 3 is destroyed. As a result, the frame synchronization is also lost in the communication node located next to the node in question, and thereafter the frame synchronization is propagated to the node immediately before the master node. Naturally, during this time, communication becomes impossible from the communication node that first lost synchronization to the node immediately before the master node.

また、同期はずれを検出したノードでは、各々同期引き
込み動作に入るから、最も上流にあるノードから順番に
同期状態に入っていかなければ安定状態に至らず、同期
引き込み時間が、同期はずれを起こしたノード数に比例
して伸びることとなる。
In addition, each node that detects an out-of-synchronization enters a synchronization pull-in operation, so a stable state cannot be reached unless the node enters the synchronization state in order starting from the most upstream node, and the synchronization pull-in time causes the out-of-synchronization. It will grow in proportion to the number of nodes.

本発明の目的は、従来方式のかかる欠点を解決すること
にある。
It is an object of the present invention to overcome these drawbacks of the conventional methods.

〔問題点を解決するための手段〕[Means for solving problems]

本発明は、複数の通信ノードをループで結合し、ループ
上に一定時間周期のフレームを設けたループ形通信網に
おけるフレーム同期方式において、前記各通信ノードは
、ループ上のフレームの同期ビット位置に、所定のフレ
ーム同期パターンを常に挿入することを特徴としている
The present invention provides a frame synchronization method in a loop type communication network in which a plurality of communication nodes are connected in a loop and a frame with a fixed time period is provided on the loop, in which each communication node is set at a synchronization bit position of a frame on the loop. , is characterized by always inserting a predetermined frame synchronization pattern.

〔作用〕[Effect]

本発明においては、各通信ノードは、受信したデータに
おけるフレーム同期はずれの有無にかかわらず、自ノー
ド内でフレーム同期パターンを生成し、送信フレーム中
のフレーム同期ビット位置に挿入する。従って、次ノー
ドから見た場合、前段のノードがフレーム同期はずれを
起こしても゛フレーム同期ビットの位置及び内容は変化
せず、フレーム同期はずれが波及することはない。
In the present invention, each communication node generates a frame synchronization pattern within itself and inserts it into the frame synchronization bit position in the transmitted frame, regardless of whether or not frame synchronization occurs in received data. Therefore, when viewed from the next node, even if the previous node experiences frame synchronization, the position and contents of the frame synchronization bit do not change, and the frame synchronization does not spread.

従って、フレーム同期はずれを起こしたノードでループ
上のデータは遮断されるものの、残りのループ区間によ
って下流に位置するノードへのアラーム信号等の最低限
の送受信は可能である。
Therefore, although data on the loop is interrupted at the node where frame synchronization has occurred, it is possible to send and receive at least an alarm signal and the like to downstream nodes using the remaining loop sections.

また、フレーム同期はずれが他ノードへ波及せず当該ノ
ードのみに限定されるため、フレーム同期復帰時間も1
ノ一ド分のみに圧縮されることとなる。
In addition, frame synchronization recovery time is also 1 because frame synchronization does not spread to other nodes and is limited to that node.
It will be compressed to only one node.

〔実施例〕〔Example〕

以下本発明を実施例に基づいて説明する。 The present invention will be explained below based on examples.

第1図は本発明の実施例における一般ノードの構成例を
示す図である。第1図において、フレーム同期回路10
、エラスティック・メモリ11の動作は従来例の場合と
同様である。送受信制御回路13もほぼ従来例と同様の
動作をするが、フレーム同期ビット位置では、スイッチ
16を制御して無条件に同期パターン発生回路17によ
って生成される同期パターンを挿入する点が異なる。同
期パターン発生回路17ではノード内のフレーム位相に
従って同期パターンを生成し、スイッチ16に供給する
FIG. 1 is a diagram showing an example of the configuration of a general node in an embodiment of the present invention. In FIG. 1, a frame synchronization circuit 10
, the operation of the elastic memory 11 is the same as in the conventional example. The transmission/reception control circuit 13 also operates almost the same as in the conventional example, except that the switch 16 is controlled to unconditionally insert the synchronization pattern generated by the synchronization pattern generation circuit 17 at the frame synchronization bit position. The synchronization pattern generation circuit 17 generates a synchronization pattern according to the frame phase within the node and supplies it to the switch 16.

このノード内のフレーム位相は一定であるので、次段の
ノードへは1、フレーム同期回路10におけるフレーム
同期状態の如何にかかわらず、常に一定の位置にフレー
ム同期ビットが挿入された信号が伝送され、伝送誤りで
もない限り、フレーム同期はずれとなることはなくなる
Since the frame phase within this node is constant, a signal with a frame synchronization bit inserted at a constant position is always transmitted to the next node regardless of the frame synchronization state in the frame synchronization circuit 10. , frame synchronization will not occur unless there is a transmission error.

〔発明の効果〕〔Effect of the invention〕

以上述べたように、本発明によれば、同期形ループ通信
網において、ループ同期はずれが起きた場合にも、その
影響をそのノードのみに限定して、最小限の通信を確保
し、またフレーム同期復帰時間を最小限に抑えることが
できる。従って本発明は、ループ形通信網の信頼性向上
に極めて有用なものである。
As described above, according to the present invention, even if loop synchronization occurs in a synchronous loop communication network, the effect is limited to only that node, ensuring minimum communication and frame Synchronization recovery time can be minimized. Therefore, the present invention is extremely useful for improving the reliability of loop communication networks.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は、本発明の実施例における、通信ノードの概略
構成を示す説明図、 第2図はループ形通信網の構成を示す説明図、第3図は
ループ上のフレーム構成を示す説明図、第4図は従来の
通信ノードの概略構成を示す説明図である。 10・・・・・フレーム同期回路 11・・・・・エラスティック・メモリ12.16.5
5・・スイッチ 13・・・・・送受信制御回路 14・・・・・受信バッファメモリ 15・・・・・送信バッファメモリ 17・・・・・同期パターン発生回路 50・・・・・ループ
FIG. 1 is an explanatory diagram showing the schematic configuration of a communication node in an embodiment of the present invention, FIG. 2 is an explanatory diagram showing the configuration of a loop communication network, and FIG. 3 is an explanatory diagram showing the frame configuration on the loop. , FIG. 4 is an explanatory diagram showing a schematic configuration of a conventional communication node. 10...Frame synchronization circuit 11...Elastic memory 12.16.5
5...Switch 13...Transmission/reception control circuit 14...Reception buffer memory 15...Transmission buffer memory 17...Synchronization pattern generation circuit 50...Loop

Claims (1)

【特許請求の範囲】[Claims] (1)複数の通信ノードをループで結合し、ループ上に
一定時間周期のフレームを設けたループ形通信網におけ
るフレーム同期方式において、前記各通信ノードは、ル
ープ上のフレームの同期ビット位置に、所定のフレーム
同期パターンを常に挿入することを特徴とするループ形
通信網のフレーム同期方式。
(1) In a frame synchronization method in a loop type communication network in which a plurality of communication nodes are connected in a loop and a frame with a fixed time period is provided on the loop, each communication node has a synchronization bit position of a frame on the loop. A frame synchronization method for a loop communication network characterized by always inserting a predetermined frame synchronization pattern.
JP61132734A 1986-06-10 1986-06-10 Frame synchronization method for loop communication network Expired - Lifetime JPH0691547B2 (en)

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Publications (2)

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JPS62290234A true JPS62290234A (en) 1987-12-17
JPH0691547B2 JPH0691547B2 (en) 1994-11-14

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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53107204A (en) * 1977-03-01 1978-09-19 Nec Corp Communication control unit for ring data
JPS54100603A (en) * 1978-01-26 1979-08-08 Toshiba Corp Scramble system of loop network
JPS58182342A (en) * 1982-04-19 1983-10-25 Nec Corp Controlling and processing device of loop line

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53107204A (en) * 1977-03-01 1978-09-19 Nec Corp Communication control unit for ring data
JPS54100603A (en) * 1978-01-26 1979-08-08 Toshiba Corp Scramble system of loop network
JPS58182342A (en) * 1982-04-19 1983-10-25 Nec Corp Controlling and processing device of loop line

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