JPS6331167A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置の製造方法に関し、さらに詳し
くは、バイポーラトランジスタでのベース、エミッタ間
の距離をより小さくし得るようにした半導体装置の製造
方法の改良に係るものである。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device in which the distance between the base and emitter of a bipolar transistor can be further reduced. This relates to improvements in manufacturing methods.
従来例によるこの種の半導体装置、こ＼ではバイポーラ
トランジスタの製造方法の概要を第２図（ａ）ないしく
Ｃ）に工程順に示しである。An outline of a method for manufacturing a conventional semiconductor device of this type, in this case a bipolar transistor, is shown in the order of steps in FIGS. 2(a) to 2(c).
すなわち、これらの従来例方法各図において、符号１は
半導体基板であって、こ−では、ｐ−形シリコン半導体
基板、２はフローティングコレクタであって５こ＼では
、砒素を高濃度にドープした？拡散層、３は絶縁分ｇＩ
居であって、こＸでは、窒化シリコン膜を用いた選択酸
化法による厚さ １〜２ ｐ、ｔｓの熱酸化シリコン層
、４はコレクタウオールであって、こＳでは、ｎ−エピ
タキシャル層５の表面から前記フローティングコレクタ
２に達する“りん”を用いたｎ１拡散層であり、また、
６はダチャネルカット層、７はｐ形ベース領域、８はｎ
“形エミッタ領域、９，１０．および１１はベース、エ
ミッタ、およびコレクタの各電極であって、いずれも厚
さ約１ｇｍのアルミニウム配線である。That is, in each figure of these conventional methods, reference numeral 1 is a semiconductor substrate, in this case a p-type silicon semiconductor substrate, 2 is a floating collector, and 5 is a semiconductor substrate doped with arsenic at a high concentration. ? Diffusion layer, 3 is insulation gI
In this case, X is a thermally oxidized silicon layer with a thickness of 1 to 2 p, ts formed by a selective oxidation method using a silicon nitride film, 4 is a collector all, and in this S, an n-epitaxial layer 5 is formed. is an n1 diffusion layer using "phosphorus" that reaches the floating collector 2 from the surface of the
6 is a da channel cut layer, 7 is a p-type base region, 8 is an n
The emitter regions 9, 10, and 11 are base, emitter, and collector electrodes, each of which is made of aluminum wiring with a thickness of about 1 gm.
次に、その製造工程について述べる。Next, the manufacturing process will be described.
この従来例方法では、まず、ｐ−形シリコン半導体基板
ｌのフローティングコレクタ２となる領域部分に、砒素
を高濃度に拡散して、ｎ−エピタキシャル層５を形成し
た上で、選択酸化法により、絶縁分離層３を形成し、ま
た、′りん”の部分拡散によって、コレクタウオール４
を形成し、かつポロンの部分拡散によって、ｐ形ベース
領域７を形成する（第２図（ａ））。In this conventional method, first, arsenic is diffused at a high concentration into a region of a p-type silicon semiconductor substrate l that will become the floating collector 2 to form an n-epitaxial layer 5, and then by selective oxidation, An insulating separation layer 3 is formed, and a collector wall 4 is formed by partial diffusion of phosphorus.
Then, a p-type base region 7 is formed by partially diffusing poron (FIG. 2(a)).
続いて、エミッタ領域とコレクタ領域とに、部分的かつ
選択的に砒素を拡散してｎ＋拡散層８，４を形成しく同
図（ｂ））、さらに、ベース電極９．エミッタ電極１０
．およびコレクタ電極１１を形成して（同図（Ｃ））、
目的とするバイポーラトランジスタを得るのである。Subsequently, arsenic is partially and selectively diffused into the emitter region and the collector region to form n+ diffusion layers 8, 4 (FIG. 4(b)), and base electrode 9. Emitter electrode 10
．． and forming the collector electrode 11 ((C) in the same figure),
The desired bipolar transistor is obtained.
しかして、前記した従来例でのバイポーラトランジスタ
の製造方法において、ベース領域のオーミックコンタク
ト部分と、エミッタ領域のオーミックコンタクト部分と
の最短距離については、ベース電極９およびエミッタ電
極ｌＯの微細加工精度で設定される最少線間隔と、マス
ク合せズレ相当分とを加えた数値より小さくはできず、
これによって、この種のトランジスタの最少寸法が、自
動的に決定されて了うと云う問題点があった。Therefore, in the conventional bipolar transistor manufacturing method described above, the shortest distance between the ohmic contact part of the base region and the ohmic contact part of the emitter region is set by the microfabrication accuracy of the base electrode 9 and the emitter electrode IO. The value cannot be smaller than the sum of the minimum line spacing and the mask alignment misalignment.
This poses a problem in that the minimum dimensions of this type of transistor are automatically determined.
この発明は従来のこのような問題点を解消するためにな
されたものであって、その目的とするところは、ベース
、エミッタ各領域のオーミックコンタクトの最短距離を
して、前記した条件に拘束されない構成にすることによ
り、この種のトランジスタの最少寸法を、より一層小さ
くし得るようにした。この種の半導体装置の製造方法を
提供することである。This invention was made to solve these conventional problems, and its purpose is to minimize the distance between the ohmic contacts in the base and emitter regions, without being restricted by the above-mentioned conditions. By adopting this structure, the minimum dimensions of this type of transistor can be further reduced. An object of the present invention is to provide a method for manufacturing this type of semiconductor device.
前記目的を達成するために、この発明に係る半導体装置
の製造方法は、半導体基板の少なくとも一方の主面のベ
ース領域上に、ベース領域とは反対導電形の多結晶シリ
コン層を堆積した上で、この多結晶シリコン層のうちか
ら、エミッタ拡散用の多結晶シリコン層を残して、それ
以外の部分を除去し、かつその上に酸化シリコン層を堆
積したのち、残された多結晶シリコン層から不純物を拡
散してエミッタ領域を形成し、また、酸化シリコン層の
うちから、残された多結晶シリコン層の周辺部に所定幅
部分を残して、それ以外の部分を異方性エツチングによ
り除去すると共に、露出されたベース領域表面、および
残された多結晶シリコン層表面を金属シリサイド化して
、ベース、およびエミッタの各電極を取出すようにした
ものである。In order to achieve the above object, a method for manufacturing a semiconductor device according to the present invention includes depositing a polycrystalline silicon layer of a conductivity type opposite to that of the base region on a base region of at least one main surface of a semiconductor substrate. , from this polycrystalline silicon layer, leave the polycrystalline silicon layer for emitter diffusion, remove the other part, and deposit a silicon oxide layer on it, and then from the remaining polycrystalline silicon layer. An emitter region is formed by diffusing impurities, and the remaining portion of the silicon oxide layer is removed by anisotropic etching, leaving a predetermined width portion around the periphery of the remaining polycrystalline silicon layer. At the same time, the exposed surface of the base region and the surface of the remaining polycrystalline silicon layer are made into metal silicide so that the base and emitter electrodes can be taken out.
すなわち、この発明方法においては、エミッタ拡散用多
結晶シリコン層の周辺部に残された酸化シリコン層によ
って定まる自己整合効果により。That is, in the method of this invention, the self-alignment effect is determined by the silicon oxide layer left around the polycrystalline silicon layer for emitter diffusion.
ベース領域のオーミックコンタクト部分と、エミッタ領
域のオーミックコンタクト部分との最短距離が決定され
ることになり、これらの両者間の距離をより一層小さく
し得るのである。The shortest distance between the ohmic contact portion of the base region and the ohmic contact portion of the emitter region is determined, and the distance between them can be further reduced.
以下、この発明に係る半導体装置の製造方法の一実施例
につき、第１図（＆）ないしくｂ）を参照して詳細に説
明する。Hereinafter, one embodiment of the method for manufacturing a semiconductor device according to the present invention will be described in detail with reference to FIGS.
第１図（ａ）ないしくｈ）はこの実施例方法を工程順に
示す断面図である。これらの第１図（ａ）ないしくｈ）
実施例方法において、前記第２図（ａ）ないしくｃ）従
来例方法と同一符号は同一または相当部分を示しており
、また、１２はベース領域７とは反対導電形の多結晶シ
リコン層であって、この実施例では、砒素をドープした
多結晶シリコン層、１３はエミッタ拡散のために、エツ
チングせずに残した同多結晶シリコン層、１４は同様に
コレクタ拡散のために、エツチングせずに残した同多結
晶シリコン層、１５はＧＶＤ（Ｃｈｅｍｉｃａｌ Ｖａ
ｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で成長、堆積させた
酸化シリコン層、１６は前記多結晶シリコン層１３から
拡散形成させたエミッタｎ“領域、１７は全面の異方性
エツチングで残した周辺部の酸化シリコン層、１８は金
属シリサイド層、１９はＣＶＤ法で成長、堆積させた酸
化シリコン層である。FIGS. 1(a) to 1(h) are cross-sectional views showing the method of this embodiment in the order of steps. These figures 1 (a) to h)
In the method of the embodiment, the same reference numerals as in the conventional method in FIGS. In this example, a polycrystalline silicon layer doped with arsenic, 13 is the same polycrystalline silicon layer that is left unetched for emitter diffusion, and 14 is also an unetched polycrystalline silicon layer for collector diffusion. The same polycrystalline silicon layer 15 left in the GVD (Chemical Vapor
a silicon oxide layer grown and deposited by a por deposition method, 16 an emitter n' region diffused from the polycrystalline silicon layer 13, 17 a peripheral silicon oxide layer left by anisotropic etching of the entire surface; 18 is a metal silicide layer, and 19 is a silicon oxide layer grown and deposited by the CVD method.
次に、その製造工程について述べる。Next, the manufacturing process will be described.
この実施例方法の場合、まず最初の工程では、前記した
従来例方法の場合と、図中、横方向の寸法サイズが一層
短縮される点を除いて、全く同様の手順でなされる。す
なわち、ｐ−形シリコン半導体基板１のフローティング
コレクタ２となる領域部分に、砒素を高濃度に拡散して
、ｎ−エピタキシャル層５を形成した上で、選択酸化法
により、絶縁分離層３を形成し、また、“りん”の部分
拡散によって、コレクタウオール４を形成し、かつポロ
ンの部分拡散によって、ｐ形ベース領域７を形成する（
第１図（ａ））、つまり、前記従来例方法での第２図（
ａ）工程と全く同様である。In the case of the method of this embodiment, the first step is carried out in exactly the same manner as in the case of the conventional method described above, except that the dimension size in the lateral direction in the figure is further reduced. That is, after arsenic is diffused at a high concentration into a region of the p-type silicon semiconductor substrate 1 that will become the floating collector 2 to form an n-epitaxial layer 5, an insulating isolation layer 3 is formed by selective oxidation. Furthermore, a collector wall 4 is formed by partial diffusion of phosphorus, and a p-type base region 7 is formed by partial diffusion of poron (
FIG. 1(a)), that is, FIG. 2(a) in the conventional method
The process is exactly the same as a).
続いて、前記ｐ形ベース領域７．およびコレクタウオー
ル４での各表面の酸化膜を除去した上で、全面に砒素ド
ープの多結晶シリコン脅１２を、厚さ約５ｏｏｏＸ程度
に形成しく同図（ｂ））、かつ同多結晶シリコン層１２
のうちから、エミッタ拡散用の多結晶シリコン層１３．
およびコレクタ拡散用の多結晶シリコン層１４を残して
、それ以外の部分をエツチング除去する（同図（Ｃ））
と共に、その全面にＣＶＤ法で酸化シリコン層１５を、
厚さ約７０００λ程度に成長、堆積し、かつ１０００℃
程度で熱処理してエミッタｎ＋領域１６を形成する（同
図（ｄ））。Subsequently, the p-type base region 7. After removing the oxide film on each surface of the collector all 4, an arsenic-doped polycrystalline silicon film 12 is formed on the entire surface to a thickness of about 500X (Figure (b)), and the polycrystalline silicon layer 12 is formed on the entire surface. 12
Among them, a polycrystalline silicon layer 13 for emitter diffusion.
The remaining portions are removed by etching, leaving the polycrystalline silicon layer 14 for collector diffusion (FIG. 1C).
At the same time, a silicon oxide layer 15 is formed on the entire surface by CVD method.
Grows and deposits to a thickness of about 7000λ and at 1000℃
The emitter n+ region 16 is formed by heat treatment to a certain extent (FIG. 4(d)).
その後、前記酸化シリコン層１５のうちから、前記各多
結晶シリコン層１３．１４の周辺部に約５０００λ程度
の幅部分を残し、それ以外の部分を異方性エツチングに
より除去して、周辺部酸化シリコン層１７を形成しく同
図（ｅ））、ついで、全面に金属、こ〜では白金をスパ
ッタして、ベース表面、および残された各多結晶シリコ
ン層１３．１４表面を金属シリサイド層１８としく同図
（ｆ乃、さらに、その全面にＣＶＤ法で酸化シリコン層
１３を、厚さ約４５００λ程度に成長、堆積しく同図（
ｇ））、かつベース、エミッタ、およびコレクタの各コ
ンタクト孔を開孔させて、それぞれの各電極、つまりベ
ース電極８．エミッタ電極ｌＯ９およびコレクタ電極１
１をオーミック接合して取出す（同図（ｈ））ことによ
り、目的とするバイポーラトランジスタを得るのである
。Thereafter, a portion of the silicon oxide layer 15 with a width of approximately 5000λ is left in the peripheral portion of each of the polycrystalline silicon layers 13 and 14, and the other portions are removed by anisotropic etching to oxidize the peripheral portion. A silicon layer 17 is formed (FIG. 2(e)), and then a metal, here platinum, is sputtered over the entire surface to form a metal silicide layer 18 on the base surface and the surfaces of the remaining polycrystalline silicon layers 13 and 14. Furthermore, a silicon oxide layer 13 is grown and deposited to a thickness of about 4500λ on the entire surface using the CVD method.
g)) and the base, emitter, and collector contact holes are opened to form the respective electrodes, that is, the base electrode 8. Emitter electrode lO9 and collector electrode 1
By making an ohmic contact with the transistor 1 and taking it out (see (h) in the figure), the desired bipolar transistor is obtained.
従って、この実施例方法では、エミッタ拡散用の多結晶
シリコン層の周辺部に残された酸化シリコン層で定まる
自己整合効果によって、ベース領域のオーミックコンタ
クト部分と、エミッタ領域のオーミックコンタクト部分
との最短距離が決定され、これによって、これらの両者
間の距離をより一層小さくし得るのである。Therefore, in this embodiment method, the distance between the ohmic contact portion of the base region and the ohmic contact portion of the emitter region is minimized by the self-alignment effect determined by the silicon oxide layer left at the periphery of the polycrystalline silicon layer for emitter diffusion. The distance is determined so that the distance between them can be made even smaller.
なお、前記実施例方法においては、エミッタ拡散用の多
結晶シリコン層に対し、砒素をドープする場合について
述べたが、ノンドープの多結晶シリコン層を成長、堆積
したのちに、砒素、あるいは゛りん”をイオン注入して
拡散源としてもよいもので、また、前記実施例方法では
、金属シリサイド層が白金シリサイドである場合につい
て述べたが、その他、チタンシリサイドとかタングステ
ンシリサイドなどであってもよいことは勿論である。Incidentally, in the method of the above embodiment, a case was described in which the polycrystalline silicon layer for emitter diffusion is doped with arsenic, but after growing and depositing a non-doped polycrystalline silicon layer, arsenic or phosphorus is added to the polycrystalline silicon layer for emitter diffusion. In addition, although the metal silicide layer is platinum silicide in the above embodiment method, it may also be made of titanium silicide, tungsten silicide, etc. Of course.
以上詳述したようにこの発明方法によれば、半導体基板
の少なくとも一方の主面のベース領域上に、このベース
領域とは反対導電形の多結晶シリコン層を堆積しておき
、この多結晶シリコン層のうちから、エミッタ拡散用の
多結晶シリコン層を残した状態で、それ以外の部分を除
去させ、かつその上に酸化シリコン層を堆積した上で、
残された多結晶シリコン層から、ベース領域に不純物を
拡散してエミッタ領域を形成し、また、酸化シリコン層
のうちから、残された多結晶シリコン層の周辺部に所定
幅部分を残して、それ以外の部分を異方性エツチングに
より除去し、このようにして露出されたベース領域表面
、および残された多結晶シリコン層表面を金属シリサイ
ド化して、ベース、およびエミッタの各電極を、オーミ
ック接合により取出すようにしたから、エミッタ拡散用
の多結晶シリコン層の周辺部に残された酸化シリコン層
で定まる自己整合効果によって、ベース領域のオーミッ
クコンタクト部分と、エミッタ領域のオーミックコンタ
クト部分との最短距離が決定されることになり、これら
の両者間の距離、ひいてはベース領域を小さくできて、
従来例方法でのようなベース、エミッタ各電極の微細加
工精度、およびマスク合せズレなどによる最少寸法の制
約が解消され、この種のトランジスタの最少寸法をより
一層小さくし得ると云う特長がある。As detailed above, according to the method of the present invention, a polycrystalline silicon layer having a conductivity type opposite to that of the base region is deposited on the base region of at least one main surface of the semiconductor substrate, and the polycrystalline silicon layer is After removing the rest of the layer, leaving the polycrystalline silicon layer for emitter diffusion, and depositing a silicon oxide layer on top of it,
From the remaining polycrystalline silicon layer, impurities are diffused into the base region to form an emitter region, and from the silicon oxide layer, a predetermined width portion is left at the periphery of the remaining polycrystalline silicon layer. The other parts are removed by anisotropic etching, and the surface of the base region exposed in this way and the surface of the remaining polycrystalline silicon layer are made into metal silicide, and the base and emitter electrodes are connected to each other by ohmic contact. Because of this, the shortest distance between the ohmic contact part of the base region and the ohmic contact part of the emitter region is determined by the self-alignment effect determined by the silicon oxide layer left around the polycrystalline silicon layer for emitter diffusion. is determined, and the distance between them, and therefore the base area, can be reduced.
This method has the advantage of eliminating the constraints on the minimum dimensions due to microfabrication accuracy of the base and emitter electrodes, misalignment of masks, etc., as in the conventional method, and the minimum dimensions of this type of transistor can be made even smaller.
第１図（ａ）ないしくｈ）はこの発明に係る半導体装置
の一実施例による製造方法を工程順に示すそれぞれ断面
図であり、また第２図（ａ）ないしくＣ）は同上従来例
による製造方法を工程順に示すそれぞれ断面図である。
ｌ・・・・半導体基板、２・・・・フローティングコレ
クタ、３・・・・絶縁分離層、４・・・・コレクタウオ
ール、５・・・・ｎ−エピタキシャル層、６・・・・ダ
チャネル力−２ト層、７・・・・ｐ形ベース領域、９．
１０および１１・・・・オーミック接合されたベース、
エミッタ。
およびコレクタの各電極。
１２・・・・砒素ドープの多結晶シリコン層、１３・・
・・エミッタ拡散用の多結晶シリコン層、１４・・・・
コレクタ拡散用の多結晶シリコン層、１５・・・・ＣＶ
Ｄ酸化シリコン層、１６・・・・エミッタｎ＋領域、１
７・・・・周辺部酸化シリコン層、１８・・・・金属シ
リサイド層、１９・・・・ＣＶＤ酸化シリコン層。
代理人 大 岩 増 雄
第１図
１２：ｈ比票トーブり多結晶シリコン眉第１＠
（ｄ）
１６： エミッタｎ ’ ＋ｌ ５１
１７； 笥ｊ１部已騒化シリコン４
１８；食ゑシリナイ）゛層
第１図
（ｈ）
第２図
ＣＧ）FIGS. 1(a) to 1h) are cross-sectional views showing the manufacturing method according to an embodiment of the present invention in the order of steps, and FIGS. 2(a) to 2C) are sectional views according to the conventional example of the same. FIG. 3 is a cross-sectional view illustrating the manufacturing method in the order of steps. l...Semiconductor substrate, 2...Floating collector, 3...Insulating separation layer, 4...Collector all, 5...N-epitaxial layer, 6...Da channel force -2 t layer, 7...p type base region, 9.
10 and 11...ohmic-connected base,
Emitter. and each collector electrode. 12...Arsenic-doped polycrystalline silicon layer, 13...
...Polycrystalline silicon layer for emitter diffusion, 14...
Polycrystalline silicon layer for collector diffusion, 15...CV
D silicon oxide layer, 16...emitter n+ region, 1
7...peripheral silicon oxide layer, 18...metal silicide layer, 19...CVD silicon oxide layer. Agent Masuo Oiwa 1st figure 12: h ratio polycrystalline silicon eyebrow 1st @ (d) 16: emitter n' +l 51 17; Layer Figure 1 (h) Figure 2 CG)
Claims (1)
上に、このベース領域とは反対導電形の多結晶シリコン
層を堆積した上で、この多結晶シリコン層のうちから、
エミッタ拡散用の多結晶シリコン層を残し、それ以外の
部分を除去する工程と、これらの上に酸化シリコン層を
堆積する工程と、前記残された多結晶シリコン層から、
前記ベース領域に不純物を拡散してエミッタ領域を形成
する工程と、前記酸化シリコン層のうちから、前記残さ
れた多結晶シリコン層の周辺部に所定幅部分を残し、そ
れ以外の部分を異方性エッチングにより除去して、前記
ベース領域表面、および残された多結晶シリコン層表面
を露出させる工程と、これらの各露出面を金属シリサイ
ド化して、ベース、およびエミッタの各電極を取出す工
程とを含むことを特徴とする半導体装置の製造方法。(1) A polycrystalline silicon layer having a conductivity type opposite to that of the base region is deposited on the base region of at least one main surface of the semiconductor substrate, and then, from this polycrystalline silicon layer,
A step of leaving a polycrystalline silicon layer for emitter diffusion and removing other parts, a step of depositing a silicon oxide layer on these, and a step of depositing a silicon oxide layer on the remaining polycrystalline silicon layer,
A step of diffusing impurities into the base region to form an emitter region, and leaving a predetermined width portion of the silicon oxide layer at the periphery of the remaining polycrystalline silicon layer, and anisotropically treating the other portions. a step of removing the base region surface and the remaining polycrystalline silicon layer surface by chemical etching, and a step of turning each exposed surface into metal silicide to take out each base and emitter electrode. A method of manufacturing a semiconductor device, comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17613586A JPS6331167A (en) | 1986-07-24 | 1986-07-24 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17613586A JPS6331167A (en) | 1986-07-24 | 1986-07-24 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6331167A true JPS6331167A (en) | 1988-02-09 |
Family
ID=16008272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17613586A Pending JPS6331167A (en) | 1986-07-24 | 1986-07-24 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6331167A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5897477A (en) * | 1996-02-29 | 1999-04-27 | Fuji Xerox Co., Ltd. | Developer carrier and developing apparatus comprising the same |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58101456A (en) * | 1981-12-11 | 1983-06-16 | Nec Corp | Semiconductor device |
| JPS5940573A (en) * | 1982-08-30 | 1984-03-06 | Mitsubishi Electric Corp | Manufacture of semiconductor integrated circuit device |
| JPS6164163A (en) * | 1984-07-09 | 1986-04-02 | フエアチアイルド カメラ アンド インストルメント コ−ポレ−シヨン | Self-aligned silicide base contact for bipolar transistor |
| JPS61147572A (en) * | 1984-12-20 | 1986-07-05 | Mitsubishi Electric Corp | Semiconductor device and manufacture thereof |
-
1986
- 1986-07-24 JP JP17613586A patent/JPS6331167A/en active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58101456A (en) * | 1981-12-11 | 1983-06-16 | Nec Corp | Semiconductor device |
| JPS5940573A (en) * | 1982-08-30 | 1984-03-06 | Mitsubishi Electric Corp | Manufacture of semiconductor integrated circuit device |
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| JPS61147572A (en) * | 1984-12-20 | 1986-07-05 | Mitsubishi Electric Corp | Semiconductor device and manufacture thereof |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5897477A (en) * | 1996-02-29 | 1999-04-27 | Fuji Xerox Co., Ltd. | Developer carrier and developing apparatus comprising the same |
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