JPS6331114B2 - - Google Patents

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JPS6331114B2
JPS6331114B2 JP55180952A JP18095280A JPS6331114B2 JP S6331114 B2 JPS6331114 B2 JP S6331114B2 JP 55180952 A JP55180952 A JP 55180952A JP 18095280 A JP18095280 A JP 18095280A JP S6331114 B2 JPS6331114 B2 JP S6331114B2
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JP
Japan
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insulating film
layer
gate
conductor layer
conductive layer
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JP55180952A
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Japanese (ja)
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Fujio Masuoka
Hisakazu Iizuka
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Tokyo Shibaura Electric Co Ltd
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    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
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    • H01L29/7881Programmable transistors with only two possible levels of programmation
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  • Non-Volatile Memory (AREA)

Description

【発明の詳細な説明】 この発明はデータの電気的消去が可能なプログ
ラマブルROMに好適な半導体記憶装置に関す
る。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a semiconductor memory device suitable for a programmable ROM in which data can be electrically erased.

EP−ROM(Erasable Programable−ROM)
は製造後にデータの書き込みあるいは消去が可能
であり、これを大きく別けると紫外線消去型のも
のと電気的消去型のものの2つになる。このうち
紫外線消去型のEP−ROMは1つのメモリセルを
1つのトランジスタで構成することができるため
に高集積化が可能であり、現在までに32Kビツト
および64Kビツトの集積度を持つものが開発され
ている。しかしながらこの紫外線消去型のものは
紫外線を通すパツケージを必要とするため、価格
が高価となる。一方、電気的消去型のものは(こ
れを特にE2P−ROM(Electrically Erasable P
−ROM)と称する)、1つのメモリセルを最低
2つのトランジスタで構成するために、集積度を
あまり高くすることはできず、現在までに16Kビ
ツトの集積度を持つものまでしか発表されていな
い。しかしこの電気的消去型のものはパツケージ
として安価なプラスチツクが使用可能なため、製
造コストを低くすることができるという利点をも
つている。
EP-ROM (Erasable Programmable-ROM)
Data can be written or erased after manufacturing, and there are two main types: ultraviolet erasable types and electrically erased types. Among these, UV-erasable EP-ROMs can be highly integrated because one memory cell can be configured with one transistor, and to date, models with 32K-bit and 64K-bit integration have been developed. has been done. However, this ultraviolet-erasable type requires a package that allows ultraviolet light to pass through, making it expensive. On the other hand, the electrically erasable type (especially E 2 P-ROM)
Since one memory cell consists of at least two transistors, it is not possible to increase the degree of integration very high, and so far only 16K-bit devices have been announced. . However, this electrically erasable type has the advantage of being able to use inexpensive plastic as a package, thereby reducing manufacturing costs.

このうち第1図は、1980年2月、ISSCCにおい
て発表された、1つのメモリセルを2つのトラン
ジスタで構成した従来のE2P−ROMの1つのメ
モリセル部分を示す構成図である。図において1
はデイジツト線、あ2は選択線、3はデータプロ
グラム線であり、デイジツト線1と接地電位点と
の間には、ビツト選択用のMOSトランジスタ4
とデータ記憶用でコントロールゲートとフローテ
イングゲートを持つ二重ゲート型のMOSトラン
ジスタ5とが直列接続されている。そして上記一
方のMOSトランジスタ4のゲートは上記選択線
2に接続され、他方のMOSトランジスタ5のコ
ントロールゲートは上記データプログラム線3に
接続される。
Of these, FIG. 1 is a configuration diagram showing one memory cell portion of a conventional E 2 P-ROM, which was announced at the ISSCC in February 1980, in which one memory cell is composed of two transistors. In the figure 1
is a digit line, A2 is a selection line, and 3 is a data program line. Between the digit line 1 and the ground potential point, there is a MOS transistor 4 for bit selection.
and a double gate type MOS transistor 5 having a control gate and a floating gate for data storage are connected in series. The gate of the one MOS transistor 4 is connected to the selection line 2, and the control gate of the other MOS transistor 5 is connected to the data program line 3.

このような構成でなる従来のE2P−ROMには
次のような欠点がある。
The conventional E 2 P-ROM having such a configuration has the following drawbacks.

第1図から明らかなように、1つのメモリセ
ルを2つのトランジスタによつて構成している
ため、紫外線消去型のものに比較して素子数は
2倍、集積度は1/2となり、集積化するには不
利である。
As is clear from Figure 1, since one memory cell is made up of two transistors, the number of elements is twice as high as that of the ultraviolet erasable type, and the degree of integration is half. It is disadvantageous to become

データの書込みおよび消去の際に正負両極性
の電圧が必要であり、印刷配線板等に実装した
場合、電気的にデータの書き換えを行なうため
には、正負両極性の電源が必要である。
When writing and erasing data, voltages with both positive and negative polarities are required, and when mounted on a printed wiring board or the like, a power source with both positive and negative polarities is required to electrically rewrite data.

ワード単位、全ビツト単位で同時にデータを
消去するのが困難である。
It is difficult to erase data simultaneously in word units or all bit units.

短時間で全ビツトのデータを消去するのが困
難である。
It is difficult to erase all bits of data in a short time.

5ボルト単一電源でデータを消去することが
不可能である。
It is impossible to erase data with a single 5 volt power supply.

この発明は上記のような事情を考慮してなされ
たものであり、その目的とするところは、上記従
来の欠点を除去することができるとともに、特に
データ消去時に浮遊ゲートから効率良く電荷を排
出することができる半導体記憶装置を提供するこ
とにある。
This invention was made in consideration of the above circumstances, and its purpose is to eliminate the above-mentioned drawbacks of the conventional technology, and to efficiently discharge charges from the floating gate especially when erasing data. The object of the present invention is to provide a semiconductor memory device that can perform the following steps.

以下図面を参照してこの発明の一実施例を説明
する。第2図aないしdはこの発明の第1の実施
例の構成を示すものであり、メモリセル4ビツト
分が示されている。このうち第2図aはパターン
平面図、第2図bは同図aの−′線に沿う構
造断面図、第2図cは同図aの−′線に沿う
構造断面図、第2図dは同図aの−′線に沿
う構造断面図である。第2図において11はP型
シリコンからなる半導体基板であり、この基板1
1の表面にはゲート絶縁膜12a,12b,12
c,12dが一定の間隔でXYマトリクス状に配
置形成されている。さらに上記基板11の表面に
は、図中上下方向に隣り合う2個所のゲート絶縁
膜12aと12c、12bと12dを対とし、こ
のゲート絶縁膜対相互間にはフイールド絶縁膜1
3が形成されている。またこのフイールド絶縁膜
13上には、PあるいはAsを含むをポリシリコ
ンからなる第1層目の導電体層14が形成されて
いる。さらに上記各ゲート絶縁膜12a,12
b,12c,12d上には、ポリシリコンからな
る第2層目の導電体層15a,15b,15c,
15dそれぞれが互いに分離して形成されてい
る。そして図中第1層目の導電体層14に対して
左側に位置している2箇所の第2層目の導電体層
15a,15cの各右側端部は、絶縁膜16を介
して上記第1層目の導電体層14の左側端部と重
なり合つている。また導電体層14に対して右側
に位置している2箇所の第2層目の導電体層15
b,15dの各左側端部は、上記絶縁膜16を介
して導電体層14の右側端部と重なり合つてい
る。さらにまた図中左右の方向に隣り合う第2層
目の導電体層15a,15b上にはこれを覆うよ
うに絶縁膜17を介して、この両導電体層15
a,15bとほぼ同じ幅に設定されたポリシリコ
ンからなる第3層目の導電体層18Aが形成され
ると共に、これと同様に図中左右の方向に隣り合
う第2層目の導電体層15c,15d上にはこれ
を覆うように、上記絶縁膜17を介して、この両
導電体層15c,15dとほぼ同じ幅に設定され
たポリシリコンからなるもう一つの第3層目の導
電体層18Bが形成されている。そしてまた、図
中上下方向に隣り合う2箇所のゲート絶縁膜12
aと12cとの間の基板11の表面領域には、
N+型半導体層19Aが形成され、これと同様に
2箇所のゲート絶縁膜12bと12dとの間の基
板11の表面領域には、N+型半導体層19Bが
形成されている。さらに各ゲート絶縁膜12a,
12b,12c,12dに対して、上記N+型半
導体導体層19Aあるいは19B形成側とは反対
側の基板11の表面領域には、連続したN+型半
導体層19Cが形成されている。また上記第3層
目の導電体層18A,18B上には、絶縁膜20
を介してAlからなる第4層目の導電体層21A,
21Bが形成てされていて、このうちの一方の導
電体層21Aと前記N+型半導体層19Aとがコ
ンタクトホール22Aによつて接続され、他方の
導電体層21Bと前記N+型半導体層19Bとが
もう1つのコンタクトホール22Bによつて接続
されている。そして前記N+型半導体層19Cは
基準電位点たとえば接地電位点に接続されてい
る。
An embodiment of the present invention will be described below with reference to the drawings. FIGS. 2a to 2d show the structure of a first embodiment of the present invention, in which four bits of memory cells are shown. Of these, Fig. 2a is a pattern plan view, Fig. 2b is a structural sectional view taken along line -' in Fig. 2a, and Fig. 2c is a structural sectional view taken along -' line in Fig. 2a. d is a structural cross-sectional view taken along the line -' in a of the same figure. In FIG. 2, 11 is a semiconductor substrate made of P-type silicon, and this substrate 1
1, gate insulating films 12a, 12b, 12
c and 12d are arranged in an XY matrix at regular intervals. Further, on the surface of the substrate 11, there are pairs of gate insulating films 12a and 12c, 12b and 12d that are adjacent to each other in the vertical direction in the figure, and a field insulating film 1 is formed between the pairs of gate insulating films.
3 is formed. Further, on this field insulating film 13, a first conductive layer 14 made of polysilicon containing P or As is formed. Furthermore, each of the gate insulating films 12a, 12
On b, 12c, 12d, second conductor layers 15a, 15b, 15c, made of polysilicon are formed.
15d are formed separately from each other. The right end portions of the two second conductor layers 15a and 15c located on the left side with respect to the first conductor layer 14 in the figure are connected to the It overlaps with the left end of the first conductive layer 14. In addition, there are two second-layer conductor layers 15 located on the right side of the conductor layer 14.
The left end portions of b and 15d overlap the right end portion of the conductive layer 14 with the insulating film 16 interposed therebetween. Furthermore, an insulating film 17 is provided on the second conductor layers 15a and 15b adjacent to each other in the left and right direction in the figure, so that both conductor layers 15
A third conductor layer 18A made of polysilicon having a width set to be approximately the same as that of a and 15b is formed, and a second conductor layer 18A adjacent to the third conductor layer in the left and right direction in the figure is formed. On 15c and 15d, another third layer of conductive material made of polysilicon is placed, with the insulating film 17 interposed therebetween, so as to cover the conductive layers 15c and 15d. Layer 18B is formed. Furthermore, the gate insulating film 12 is located at two locations adjacent to each other in the vertical direction in the figure.
In the surface area of the substrate 11 between a and 12c,
An N + type semiconductor layer 19A is formed, and similarly, an N + type semiconductor layer 19B is formed in the surface region of the substrate 11 between the two gate insulating films 12b and 12d. Furthermore, each gate insulating film 12a,
12b, 12c, and 12d, a continuous N + type semiconductor layer 19C is formed in the surface region of the substrate 11 on the side opposite to the side where the N + type semiconductor conductor layer 19A or 19B is formed. Further, an insulating film 20 is formed on the third conductive layer 18A, 18B.
A fourth conductor layer 21A made of Al via
21B, one of the conductor layers 21A and the N + type semiconductor layer 19A are connected through a contact hole 22A, and the other conductor layer 21B and the N + type semiconductor layer 19B are connected to each other through a contact hole 22A. and are connected by another contact hole 22B. The N + type semiconductor layer 19C is connected to a reference potential point, for example, a ground potential point.

また第2図aにおいて記号ABCDを付して示
す破線で囲こまれた領域はこの半導体記憶装置の
1ビツト分のメモリセルを示し、このメモリセル
は第2図bから明らかなように、第2層目の導電
体層15をフローテイングゲート(浮遊ゲート)、
第3層目の導電体層18をコントロールゲート
(制御ゲート)、第1層目の導電体層14をイレー
スゲート(消去ゲート)とするMOSトランジス
タから構成され、さらに第2図bに示す2ビツト
分をみた場合、上記コントロールゲートとイレー
スゲートはそれぞれ共通であり、イレースゲート
に関して左右対称に構成された一対のMOSトラ
ンジスタから構成されている。そして上記コント
ロールゲートは絶縁膜を介して半導体基板11上
に設けられ、またフローテイングゲートとイレー
スゲートは上記コントロールゲートと基板11に
よつて挾まれた絶縁膜内に並設された構成となつ
ている。またイレースゲートはフイールド絶縁膜
13上に形成されているため、各フローテイング
ゲートとイレースゲートとの重なり合つている部
分はフイールド領域内に存在することになる。さ
らに第2図bに示すように、上記重なり合つてい
る部分において、第2層目の導電体層15すなわ
ちフローテイングゲートが、第1層目の導電体層
14すなわちイレースゲートの上部に位置し、基
板11と導電体層14との間の距離が基板11と
導電体層15との間の距離よりも短かくなつてい
る。
In addition, in FIG. 2a, the area surrounded by broken lines with the symbol ABCD indicates a memory cell for one bit of this semiconductor memory device, and as is clear from FIG. 2b, this memory cell is The second conductor layer 15 is a floating gate,
It is composed of a MOS transistor in which the third conductive layer 18 is a control gate and the first conductive layer 14 is an erase gate, and further includes a 2-bit transistor as shown in FIG. 2b. In terms of details, the control gate and the erase gate are common to each other, and are composed of a pair of MOS transistors configured symmetrically with respect to the erase gate. The control gate is provided on the semiconductor substrate 11 via an insulating film, and the floating gate and erase gate are arranged in parallel in the insulating film sandwiched between the control gate and the substrate 11. There is. Furthermore, since the erase gate is formed on the field insulating film 13, the overlapping portion of each floating gate and erase gate exists within the field region. Furthermore, as shown in FIG. 2b, in the overlapping portion, the second conductor layer 15, ie, the floating gate, is located above the first conductor layer 14, ie, the erase gate. , the distance between the substrate 11 and the conductor layer 14 is shorter than the distance between the substrate 11 and the conductor layer 15.

第3図は上記第2図に示す半導体記憶装置の等
価回路図である。図において31,32は前記第
4層目の導電体層21A,21Bからなるデイジ
ツト線、33,34は前記第1層目の導電体層1
4が延長されて形成された消去線、35,36は
前記第3層目の導電体層18A,18Bが延長さ
れて形成された選択線である。またM1〜M4は
メモリセルであり、各メモリセルはコントロール
ゲートCG、フローテイングゲートFG、イレース
ゲートEG、ドレインDおよびソースSから構成
され、メモリセルM1,M2のドレインDは上記
一方のデイジツト線31に、メモリセルM3,M
4のドレインDは他方のデイジツト線32に、そ
してすべてのメモリセルのソースSは接地電位点
にそれぞれ接続される。
FIG. 3 is an equivalent circuit diagram of the semiconductor memory device shown in FIG. 2 above. In the figure, 31 and 32 are digit lines made up of the fourth conductor layers 21A and 21B, and 33 and 34 are the first conductor layers 1.
4 is an erase line formed by being extended, and 35 and 36 are selection lines formed by extending the third conductor layers 18A and 18B. Further, M1 to M4 are memory cells, and each memory cell is composed of a control gate CG, a floating gate FG, an erase gate EG, a drain D, and a source S, and the drain D of the memory cells M1 and M2 is connected to one of the digit lines. 31, memory cells M3, M
The drain D of memory cell 4 is connected to the other digit line 32, and the sources S of all memory cells are connected to the ground potential point.

次に上記第3図に示す等価回路を用いて、この
発明の半導体記憶装置の作用を説明する。いま、
第3図中のメモリセルM1に注目すると、初期状
態ではこのメモリセルM1のフローテイングゲー
トFGには電子が注入されておらず、そのしきい
電圧VTHは低い状態になつている。
Next, the operation of the semiconductor memory device of the present invention will be explained using the equivalent circuit shown in FIG. 3 above. now,
Paying attention to the memory cell M1 in FIG. 3, in the initial state, no electrons are injected into the floating gate FG of the memory cell M1, and its threshold voltage V TH is in a low state.

このメモリセルM1にデータを書き込む場合に
は、選択線35に正極性の高電圧たとえば+20ボ
ルトを、デイジツト線31に正極性の高電圧たと
えば+20ボルトをそれぞれ印加することにより、
メモリセルM1のソースSからドレインDに向つ
て熱電子の流れが生じ、ソース・ドレイン間すな
わちチヤネル領域からこの熱電子がフローテイン
グゲートFGに注入される。これによつてこのメ
モリセルM1のしきい電圧VTHが上昇する。なお
このデータ書き込みの時、消去線33には高電圧
たとえば+20ボルトのパルスを印加するか、ある
いは+5ボルト、0ボルトの直流電圧を印加して
もよいし、あるいは開放にしてもよい。
When writing data to this memory cell M1, by applying a positive high voltage, e.g., +20 volts, to the selection line 35 and a positive high voltage, e.g., +20 volts, to the digit line 31,
A flow of hot electrons occurs from the source S to the drain D of the memory cell M1, and the hot electrons are injected into the floating gate FG from between the source and drain, that is, from the channel region. This increases the threshold voltage V TH of this memory cell M1. When writing data, the erase line 33 may be applied with a pulse of a high voltage, for example, +20 volts, or may be applied with a DC voltage of +5 volts or 0 volts, or may be left open.

次にこのメモリセルM1からデータを読み出す
場合には、選択線35が選択されてメモリセルM
1のコントロールゲートCGに高レベル信号(+
5ボルト)が印加される。この高レベル信号が印
加された時、しきい電圧VTHが低くければ、この
メモリセルM1はオンし、一方のデイジツト線3
1からメモリセルM1を通り接地電位点に向つて
電流が流れる。一方、上記高レベル信号が印加さ
れた時、しきい電圧VTHが高ければ、このメモリ
セルM1はオフとなり電流は流れない。この時、
メモリセルM1を介して電流が流れる状態を論理
“1”レベル、電流が流れない状態を論理“0”
レベルとすれば、この装置は記憶装置として使用
することができる。またフローテイングゲート
FGは前記したように、その周囲を絶縁膜によつ
て取り囲まれ他とは絶縁分離されているので、こ
こにいつたん注入された電子は通常の使用状態に
おいては外に逃げることができず、したがつてデ
ータ不揮発性の記憶装置として使用することがで
きる。
Next, when reading data from this memory cell M1, the selection line 35 is selected and the memory cell M
A high level signal (+
5 volts) is applied. When this high level signal is applied, if the threshold voltage V TH is low, this memory cell M1 is turned on and one digit line 3 is turned on.
A current flows from M1 to the ground potential point through memory cell M1. On the other hand, if the threshold voltage V TH is high when the high level signal is applied, this memory cell M1 is turned off and no current flows. At this time,
A state in which current flows through memory cell M1 is a logic "1" level, and a state in which no current flows is a logic "0" level.
level, this device can be used as a storage device. Also floating gate
As mentioned above, the FG is surrounded by an insulating film and insulated from other parts, so once the electrons are injected here, they cannot escape during normal use. Therefore, it can be used as a non-volatile data storage device.

また一度書き込まれたデータを消去する場合に
は、選択線35およびデイジツト線31それぞれ
を0ボルトに設定し、消去線33に高電圧たとえ
ば+40ボルトのパルス電圧を印加する。このよう
な電圧を印加することにより、メモリセルM1の
フローテイングゲートFGとイレースゲートEGと
の間にフイールドエミツシヨン(電界放出)が生
じて、いままでフローテイングゲートFGに蓄積
されていた電子がイレースゲートEGおよび消去
線33を介して外部に排出される。この結果、こ
のメモリセルM1のしきい電圧VTHは、初期状態
と同様に低い状態に戻る。
Further, when erasing data that has been written once, the selection line 35 and the digit line 31 are each set to 0 volts, and a high voltage, for example, a pulse voltage of +40 volts, is applied to the erase line 33. By applying such a voltage, field emission occurs between the floating gate FG and the erase gate EG of the memory cell M1, and the electrons that had been accumulated in the floating gate FG are removed. is discharged to the outside via the erase gate EG and the erase line 33. As a result, the threshold voltage V TH of this memory cell M1 returns to a low state similar to the initial state.

このように上記実施例の半導体記憶装置では、
通常の二重ゲート型のMOSトランジスタのフロ
ーテイングゲートに対してイレースゲートを並設
して1ビツト分のメモリセルを構成するようにし
たので、次のような種々の効果を得ることができ
る。
In this way, in the semiconductor memory device of the above embodiment,
Since the erase gate is arranged in parallel to the floating gate of a normal double-gate type MOS transistor to form a memory cell for one bit, various effects such as those described below can be obtained.

1つのメモリセルを1つのトランジスタで構
成することができ、しかもデータの電気的消去
が行なえる。したがつて電気的消去型のEP−
ROMとして紫外線消去型と同程度の集積度を
もつものが実現できる。またパツケージとして
安価なプラスチツクのものが使用できるため低
コストである。
One memory cell can be composed of one transistor, and data can be electrically erased. Therefore, electrically erasable EP−
It is possible to realize a ROM with the same degree of integration as the ultraviolet erasable type. Furthermore, since inexpensive plastic can be used as the package, the cost is low.

データの書き込み、消去および読み出しを単
一極性の電源で行なうことができる。すなわ
ち、書き込み時には+20ボルト、消去時には+
5ボルトの正極性の電源があればよく、また+
5ボルトの電圧から昇圧回路によつて+20ボル
ト、+40ボルトを得るようにすれば電源は+5
ボルトの一つで済ませることもできる。したが
つて印刷配線等に実装した状態でデータ書き込
み、消去および読み出しが可能である。
Writing, erasing, and reading data can be performed using a single polarity power supply. That is, +20 volts when writing and +20 volts when erasing.
All you need is a 5 volt positive power supply, and +
If you obtain +20 volts and +40 volts from a voltage of 5 volts using a booster circuit, the power supply will be +5 volts.
You can also do it with just one bolt. Therefore, data can be written, erased, and read while mounted on printed wiring or the like.

ビツト選択用のトランジスタがないので、ワ
ード単位、全ビツト単位で同時にデータを消去
することができる。
Since there is no transistor for bit selection, data can be erased simultaneously in units of words and units of all bits.

データ消去の際フイールドエミツシヨンを利
用しているので、短時間で消去が可能である。
Since field emission is used to erase data, data can be erased in a short time.

3層のポリシリコン構造を形成するのみで他
のプロセスを必要としないので、通常のシリコ
ンゲートプロセスを用いて製造が可能である。
Since only a three-layer polysilicon structure is formed and no other process is required, it can be manufactured using a normal silicon gate process.

次に第2図に示す第1の実施例の半導体記憶装
置を製造するための製造方法の一例を、第4図a
ないしeに示すパターン平面図および第5図aな
いしeに示すそれらの−′線に沿う断面図を
用いて説明する。まず、第4図aおよび第5図a
に示すように、P型シリコンからなる半導体基板
11の表面に光触刻法により絶縁膜を1μm成長
させてフイールド絶縁膜13,13′を形成し、
さらに第4図a中の斜線を付した領域にPあるい
はAsをインプランテーシヨン法あるいは拡散法
によつて拡散し、N+型半導体層19c′を形成す
る。上記拡散終了後、上記フイールド絶縁膜1
3,13′形成領域以外の領域の基板11表面を
露出させた後、ここに熱酸化法によつて、前記ゲ
ート絶縁膜12を構成するための1000〜2000Åと
比較的膜厚の薄い熱酸化膜23を形成する。次に
基板11の全体に6000Åの厚みのポリシリコンを
成長させ、これにPあるいはAsをドーピングし
た後、光触刻法によつて第4図bの実線領域に第
1層目の導電体層14を形成する。ここで隣り合
うフイールド絶縁膜13′上には上記第1層目の
導電体層14を形成していない例を示している
が、これは必要に応じて形成してもよい。次に上
記第1層目の導電体層形成後、第4図cおよび第
5図cに示すように、熱酸化法によつて500Åの
厚さの絶縁膜16を成長させ、さらにこれに続い
てCVD法により5000Åの厚さのポリシリコン膜
を成長させ、これを光触刻法を適用してフローテ
イングゲートとしての第2層目の導電体層15
a,15b,15c,15dを形成する。ここで
第5図cには、図から明らかなようにフローテイ
ングゲートとなる導電体層15a,15bのフイ
ールド絶縁膜13上に延在する一方側の端部のみ
が絶縁膜16を介して第1層目の導電体層14と
少なくとも一部が重なり合う例を示した。そして
導電体層15a,15bの他端については導電体
層14と重なり合つていない。フローテイングゲ
ート形成後、第4図dおよび第5図dに示すよう
に、熱酸化法によつて1000〜2000Åの厚さの絶縁
膜17を形成し、その上にポリシリコンを堆積形
成しこれに光触刻法を適用してコントロールゲー
トとなる第3層目の導電体層18A,18Bを形
成すると同時に第2層目の導電体層15a,15
b,15c,15dをセルフアラインにより形成
する。次に第4図e中の斜線を付した領域にPあ
るいはAsを拡散してN+型半導体層19A,19
B,19Cを形成する。さらに第4図eおよび第
5図eに示すように、基板11全体に絶縁膜20
およびAl膜を連続して堆積形成し、このAl膜に
光触刻法を適用して第4層目の導電体層21A,
21Bを形成すると共に、コンタクトホール22
A,22Bによつて上記N+型半導体層19A,
19Bそれぞれと接触することにより半導体記憶
装置は完成する。第6図aないしcはこの発明の
第2の実施例の構成を示すものであり、第6図a
はパターン平面図、第6図bは同図aの−′
線に沿う構造断面図、第6図cは同図aの−
′線に沿う構造断面図である。
Next, an example of a manufacturing method for manufacturing the semiconductor memory device of the first embodiment shown in FIG. 2 is shown in FIG.
This will be explained using the pattern plan views shown in FIGS. First, Figure 4a and Figure 5a
As shown in FIG. 1, field insulating films 13 and 13' are formed by growing an insulating film to a thickness of 1 μm on the surface of a semiconductor substrate 11 made of P-type silicon by photolithography.
Furthermore, P or As is diffused into the shaded area in FIG. 4a by an implantation method or a diffusion method to form an N + type semiconductor layer 19c'. After the completion of the above diffusion, the above field insulating film 1
After exposing the surface of the substrate 11 in areas other than the forming areas 3 and 13', a thermal oxidation film having a relatively thin film thickness of 1000 to 2000 Å is applied thereto by thermal oxidation to form the gate insulating film 12. A film 23 is formed. Next, polysilicon with a thickness of 6000 Å is grown on the entire substrate 11, and after doping it with P or As, a first conductive layer is formed in the solid line area in FIG. 4b by photolithography. Form 14. Although an example is shown in which the first conductor layer 14 is not formed on the adjacent field insulating films 13', it may be formed if necessary. Next, after forming the first conductor layer, as shown in FIGS. 4c and 5c, an insulating film 16 with a thickness of 500 Å is grown by thermal oxidation, and then A polysilicon film with a thickness of 5000 Å was grown using the CVD method, and a second conductor layer 15 was formed as a floating gate by applying the photolithography method.
a, 15b, 15c, and 15d are formed. As is clear from the figure, in FIG. An example is shown in which at least a portion thereof overlaps with the first conductor layer 14. The other ends of the conductive layers 15a and 15b do not overlap with the conductive layer 14. After forming the floating gate, as shown in FIGS. 4(d) and 5(d), an insulating film 17 with a thickness of 1000 to 2000 Å is formed by thermal oxidation, and polysilicon is deposited thereon. By applying a photoengraving method to form the third conductor layers 18A, 18B which will become control gates, at the same time, the second conductor layers 15a, 15 are formed.
b, 15c, and 15d are formed by self-alignment. Next, P or As is diffused into the shaded areas in FIG .
B, 19C is formed. Further, as shown in FIGS. 4e and 5e, an insulating film 20 is formed over the entire substrate 11.
and an Al film are successively deposited, and a photolithography method is applied to this Al film to form a fourth conductor layer 21A,
21B and the contact hole 22
A and 22B form the N + type semiconductor layer 19A,
The semiconductor memory device is completed by making contact with each of 19B. 6a to 6c show the configuration of a second embodiment of the present invention, and FIG.
is a pattern plan view, and Fig. 6b is -' in Fig. 6a.
A cross-sectional view of the structure along the line, Fig. 6c, is - in Fig. 6a.
FIG.

第6図において111はP型シリコンからなる
半導体基板であり、この基板111の表面にはゲ
ート絶縁膜112a〜112fが一定の間隔で
XYマトリクス状に配置形成されている。さらに
上記基板111の表面には、図中上下方向に隣り
合う各箇所のゲート絶縁膜112aと112d,
112bと112e,112cと112fを対と
し、このゲート絶縁膜対相互間にはフイールド絶
縁膜113,113′が形成されている。また上
記1箇所のフイールド絶縁膜113上には、Pあ
るいはAsを含むポリシリコンからなる第1層目
の導電体層114が形成されている。さらに上記
各ゲート絶縁膜112a〜112f上には、ポリ
シリコンからなる第2層目の導電体層115a〜
115fそれぞれが互いに分離して形成されてい
る。そして図中第1層目の導電体層114に対し
て左側に位置している2箇所の第2層目の導電体
層115b,115cの各右側端部は、絶縁膜1
16を介して上記第1層目の導電体層114の左
側端部と重なり合つている。また導電体層114
に対して右側に位置している2箇所の第2層目の
導電体層115c,115fの各左側端部は、上
記絶縁膜116を介して導電体層114の右側端
部と重なり合つている。さらにまた図中左右の方
向に隣り合う第2層目の導電体層115a,11
5b,115c上には、これを覆うように絶縁膜
117を介して、これら各導電体層115a,1
15b,115cとほぼ同じ幅に設定されたポリ
シリコンからなる第3層目の導電体層118Aが
形成されると共に、これと同様に図中左右の方向
に隣り合う第2層目の導電体層115d,115
e,115f上には、これを覆うように上記絶縁
膜117を介して、これら各導電体層115d,
115e,115fとほぼ同じ幅に設定されたポ
リシリコンからなるもう1つの第3層目の導電体
層118Bが形成されている。そしてまた、図中
上下方向に隣り合う2箇所のゲート絶縁膜112
aと112dとの間の基板111の表面領域には
N+型半導体層119Aが形成され、また2箇所
のゲート絶縁膜112bと112eとの間の基板
111の表面領域にはN+型半導体層119Bが、
同様に2箇所のゲート絶縁膜112cと112e
との間の基板111の表面領域にはN+型半導体
層119Cが形成されている。さらに各ゲート絶
縁膜112a〜112eに対して、上記N+型半
導体層119A,119B,119C形成側とは
反対側の基板111の表面領域には、連続した
N+型半導体層119Dが形成されている。また
上記第3層目の導電体層118A,118B上に
は、絶縁膜120を介してAlからなる配線層1
21A,121B,121C,121Dが形成さ
れていて、このうち1つの配線層121Aと前記
N+型半導体層119Aとがコンタクトホール1
22Aによつて接続され、配線層121BとN+
型半導体層119Bとがコンクタトホール122
Bによつて接続され、配線層121Cと前記第1
層目の導電体層114とがコンタクトホール12
2Cによつて接続され、また配線層121Dと
N+型半導体層119Cとがコンタクトホール1
22Dによつて接続されている。そして前記N+
型半導体層119Dは基準電位点たとえば接地電
位点に接続されている。
In FIG. 6, 111 is a semiconductor substrate made of P-type silicon, and gate insulating films 112a to 112f are formed at regular intervals on the surface of this substrate 111.
They are arranged in an XY matrix. Further, on the surface of the substrate 111, gate insulating films 112a and 112d are formed at respective locations adjacent to each other in the vertical direction in the figure.
112b and 112e and 112c and 112f are paired, and field insulating films 113 and 113' are formed between the gate insulating film pairs. Further, a first conductive layer 114 made of polysilicon containing P or As is formed on the field insulating film 113 at one location. Further, on each of the gate insulating films 112a to 112f, second conductor layers 115a to 115a made of polysilicon are formed.
115f are formed separately from each other. The right end portions of the two second conductor layers 115b and 115c located on the left side with respect to the first conductor layer 114 in the figure are connected to the insulating film 1.
It overlaps with the left end portion of the first conductor layer 114 via the conductor layer 16 . In addition, the conductor layer 114
The left end portions of the two second conductor layers 115c and 115f located on the right side of the conductor layer 115 overlap the right end portion of the conductor layer 114 with the insulating film 116 interposed therebetween. . Furthermore, second conductor layers 115a and 11 adjacent in the left and right direction in the figure
5b, 115c, each of these conductive layers 115a, 1
A third conductive layer 118A made of polysilicon and having a width set to be approximately the same as that of 15b and 115c is formed, and similarly a second conductive layer 118A adjacent to the third conductive layer 118A in the left and right direction in the figure is formed. 115d, 115
The conductor layers 115d, 115f are formed on the conductor layers 115d, 115f via the insulating film 117 so as to cover them.
Another third conductor layer 118B made of polysilicon is formed and has approximately the same width as 115e and 115f. Furthermore, there are two gate insulating films 112 adjacent to each other in the vertical direction in the figure.
In the surface area of the substrate 111 between a and 112d,
An N + type semiconductor layer 119A is formed, and an N + type semiconductor layer 119B is formed in the surface region of the substrate 111 between the two gate insulating films 112b and 112e.
Similarly, there are two gate insulating films 112c and 112e.
An N + type semiconductor layer 119C is formed in the surface region of the substrate 111 between the substrate 111 and the substrate 111. Furthermore, for each gate insulating film 112a to 112e, a continuous
An N + type semiconductor layer 119D is formed. Further, a wiring layer 1 made of Al is placed on the third conductive layer 118A, 118B with an insulating film 120 interposed therebetween.
21A, 121B, 121C, and 121D are formed, of which one wiring layer 121A and the above wiring layer 121A are formed.
Contact hole 1 is connected to N + type semiconductor layer 119A.
22A, and is connected to the wiring layer 121B by N +
type semiconductor layer 119B and contact hole 122
B, and the wiring layer 121C and the first
The contact hole 12 is connected to the conductor layer 114 of the second layer.
2C, and is also connected to the wiring layer 121D.
The contact hole 1 is connected to the N + type semiconductor layer 119C.
22D. and said N +
The type semiconductor layer 119D is connected to a reference potential point, such as a ground potential point.

また第6図aにおいて記号ABCDを付して示
す破線で囲こまれた領域はこの半導体記憶装置の
1ビツト分のメモリセルを示し、このメモリセル
は第2層目の導電体層115をフローテイングゲ
ート(浮遊ゲート)、第3層目の導電体層118
をコントロールゲート(制御ゲート)、第1層目
の導電体層114をイレースゲート(消去ゲー
ト)、N+型半導体層119Bをドレイン、N+
半導体層119DをソースとするMOSトランジ
スタから構成され、さらに第6図bに示す2ビツ
ト分をみた場合、上記コントロールゲートとイレ
ースゲートはそれぞれ共通であり、イレースゲー
トに関して左右対称に構成された一対のMOSト
ランジスタから構成されている。そして上記コン
トロールゲートは絶縁膜を介して半導体基板11
1上に設けられ、またフローテイングゲートとイ
レースゲートは上記コントロールゲートと基板1
11によつて挾まれた絶縁膜内に並設された構成
となつている。またイレースゲートはフイールド
絶縁膜113上に形成されているため、各フロー
テイングゲートとイレースゲートとの重なり合つ
ている部分はフイールド領域内に存在することに
なる。さらに第6図bに示すように、上記重なり
合つている部分において、第2層目の導電体層1
15すなわちフローテイングゲートが、第1層目
の導電体層114すなわちイレースゲートの上記
に位置し、基板111と導電体層114との間の
距離が基板111と導電体層115との間の距離
よりも短かくなつている。また第6図aから明ら
かなように、前記第1層目の導電体層114は4
ビツトのメモリセルに対して1箇所だけ設けら
れ、この各1箇所の導電体層114は1箇所のコ
ンタクトホール122Cで前記配線層121Cと
接続されている。
In addition, in FIG. 6a, the area surrounded by broken lines with the symbol ABCD indicates a memory cell for one bit of this semiconductor memory device, and this memory cell flows through the second conductor layer 115. floating gate, third conductor layer 118
The first conductive layer 114 is an erase gate, the N + type semiconductor layer 119B is a drain, and the N + type semiconductor layer 119D is a source. Furthermore, when looking at the two bits shown in FIG. 6b, the control gate and erase gate are common, and are composed of a pair of MOS transistors that are symmetrically arranged with respect to the erase gate. The control gate is connected to the semiconductor substrate 11 through an insulating film.
1, and the floating gate and erase gate are provided on the control gate and the substrate 1.
They are arranged in parallel in an insulating film sandwiched by 11. Furthermore, since the erase gate is formed on the field insulating film 113, the overlapping portion of each floating gate and erase gate exists within the field region. Further, as shown in FIG. 6b, in the overlapping portion, the second conductive layer 1
15, that is, the floating gate is located above the first conductive layer 114, that is, the erase gate, and the distance between the substrate 111 and the conductive layer 114 is the same as the distance between the substrate 111 and the conductive layer 115. It's shorter than that. Further, as is clear from FIG. 6a, the first conductor layer 114 has four
Only one location is provided for each bit memory cell, and each one location of the conductor layer 114 is connected to the wiring layer 121C through one contact hole 122C.

上記第6図に示す半導体記憶装置の等価回路図
は前記第3図に示すものと同様であり、その作用
も同様であるので説明は省略する。
The equivalent circuit diagram of the semiconductor memory device shown in FIG. 6 is the same as that shown in FIG. 3, and its operation is also the same, so a description thereof will be omitted.

また上記実施例装置では前記実施例装置のもつ
〜の効果の他に、次の〜の効果も得るこ
とができる。
Furthermore, in addition to the effects of the above-mentioned embodiment apparatus, the following effects can also be obtained with the above-mentioned embodiment apparatus.

イレースゲート(第1層目の導電体層14)
を構成するポリシリコンによつて配線をするの
ではなく、Alからなる配線層21Cによつて
消去線を配線形成するようにしたので、この消
去線と基板との間の絶縁膜の厚さを比較的厚く
することができ、したがつて消去線に高い電圧
を印加してもリークが発生することはない。
Erase gate (first conductor layer 14)
Since the wiring is formed using the wiring layer 21C made of Al instead of wiring using polysilicon that constitutes the substrate, the thickness of the insulating film between the erasing line and the substrate can be reduced. It can be made relatively thick, so even if a high voltage is applied to the erase line, leakage will not occur.

イレースゲートと配線層21Cとを接続する
コンタクトホールは、メモリセル4ビツトに1
箇所設ければよいので、1ビツト当りのコンク
タト数は1/4であり高集積化が可能である。
One contact hole connects the erase gate and the wiring layer 21C for every four bits of the memory cell.
Since the number of contacts per bit is 1/4, high integration is possible.

データ書き込み時には熱電子の注入を、消去
時にはフイールドエミツシヨンをそれぞれ利用
するため、フローテイングゲートの周囲の絶囲
膜は比較的厚いものが使用でき、不揮発特性す
なわちデータ保持特性は良好となる。
Since thermoelectron injection is used when writing data and field emission is used when erasing data, a relatively thick insulation film can be used around the floating gate, resulting in good non-volatile characteristics, that is, data retention characteristics.

次に第6図に示す第2の実施例の半導体記憶装
置を製造するための製造方法の一例を、第7図a
ないしeに示すパターン平面図および第8図aな
いしeに示すそれらの−′線に沿う断面図を
用いて説明する。まず、第7図aおよび第8図a
に示すように、P型シリコンからなる半導体基板
111の表面に光触刻法により絶縁膜を1μm成
長させてフイールド絶縁膜113,113′を形
成する。なおこのとき、フイールド絶縁膜11
3,113′間には膜厚の薄い絶縁膜123が形
成されている。次に基板111の全面に6000Åの
厚みにポリシリコンを成長させ、これにPあるい
はAsをドーピングした後、光触刻法によつて第
7図b中実線で示すように上記1箇所のフイール
ド絶縁膜113上に第1層目の導電体層114を
形成する。ここで隣り合うフイールド絶縁膜11
3′上には上記導電体層114を形成していない
例を示しているが、これは必要に応じて形成して
もよい。次に第1層目の導電体層114形成後、
第7図cおよび第8図cに示すように、熱酸化法
によつて500Åの厚さの酸化膜を成長させて前記
ゲート絶縁膜112a〜112fおよび絶縁膜1
16を形成し、さらに続いてCVD法により5000
Åの厚さにポリシコンを成長させ、これを光触刻
法を適用してフローテイングゲートとしての第2
層目の導電体層115a〜115fを形成する。
ここで第8図cには、図から明らかなように、フ
ローテイングゲートとなる導電体層115,11
5cのフイールド絶縁膜113上に延在する一方
側の端部のみが絶縁膜116を介して第1層目の
導電体層114と少なくとも一部が重なり合う例
を示した。そして導電体層115b,115cの
他端については導電体層114と重なり合つてい
ない。フローテイングゲート形成後は、第7図d
および第8図dに示すように、熱酸化法によつて
1000Å〜2000Åの厚さの絶縁膜117を形成し、
その上にポリシリコンを堆積形成し、これに光触
刻法を適用してコントロールゲートとなる第3層
目の導電体層118A,118Bを形成すると同
時に第2層目の導電体層115a〜115fをセ
ルフアラインにより形成する。次に第7図e中の
斜線を付した領域にPあるいはAsを拡散してド
レインとなるN+型半導体層119A,119B,
119CおよびソースとなるN+型半導体層11
9Dそれぞれを形成する。さらに第7図eおよび
第8図eに示すように、基板111全体に絶縁膜
120およびAl膜を連続して堆積形成し、この
Al膜に光触刻法を適用して配線層121A,1
21B,121C,121Dを形成する。なおこ
のとき予めコンタクトホール122A,122
B,122C,122Dを開孔しておき、コンタ
クトホール122A,122B,122Dそれぞ
れによつてN+型半導体層119A,119B,
119Cと配線層121A,121B,121D
それぞれを、コンタクトホール122Cによつて
第1層目の導電体層114と配線層121Cとを
接続することによりこの半導体記憶装置は完成す
る。
Next, an example of a manufacturing method for manufacturing the semiconductor memory device of the second embodiment shown in FIG. 6 is shown in FIG.
This will be explained using pattern plan views shown in FIGS. 8a to 8e and sectional views taken along the line -' shown in FIGS. First, Figure 7a and Figure 8a
As shown in FIG. 2, field insulating films 113 and 113' are formed by growing an insulating film to a thickness of 1 μm on the surface of a semiconductor substrate 111 made of P-type silicon by photolithography. Note that at this time, the field insulating film 11
A thin insulating film 123 is formed between 3 and 113'. Next, polysilicon is grown to a thickness of 6000 Å on the entire surface of the substrate 111, and after doping it with P or As, the field insulation is formed in the above one place as shown by the solid line in FIG. A first conductor layer 114 is formed on the film 113. Here, adjacent field insulating films 11
Although an example is shown in which the conductor layer 114 is not formed on the conductor layer 3', it may be formed if necessary. Next, after forming the first conductor layer 114,
As shown in FIGS. 7c and 8c, an oxide film with a thickness of 500 Å is grown by a thermal oxidation method to form the gate insulating films 112a to 112f and the insulating film 1.
16, and then 5000 by CVD method.
Polysilicon was grown to a thickness of 1.5 Å, and then a second floating gate was formed using a photolithography method.
Conductor layers 115a to 115f are formed.
Here, as is clear from the figure, FIG.
An example has been shown in which only one end of the field insulating film 113 extending over the field insulating film 113 at least partially overlaps with the first conductive layer 114 with the insulating film 116 interposed therebetween. The other ends of the conductive layers 115b and 115c do not overlap with the conductive layer 114. After forming the floating gate, Figure 7d
and by thermal oxidation method as shown in Figure 8d.
Forming an insulating film 117 with a thickness of 1000 Å to 2000 Å,
Polysilicon is deposited thereon, and a photolithography method is applied thereto to form third conductor layers 118A and 118B that will become control gates, and at the same time, second conductor layers 115a to 115f are formed. is formed by self-alignment. Next, P or As is diffused into the shaded area in FIG.
119C and N + type semiconductor layer 11 which becomes a source
Form 9D each. Furthermore, as shown in FIGS. 7e and 8e, an insulating film 120 and an Al film are successively deposited over the entire substrate 111.
The wiring layer 121A, 1 is formed by applying photolithography to the Al film.
21B, 121C, and 121D are formed. At this time, the contact holes 122A, 122
B, 122C, 122D are opened, and N + type semiconductor layers 119A, 119B,
119C and wiring layers 121A, 121B, 121D
This semiconductor memory device is completed by connecting the first conductive layer 114 and the wiring layer 121C through contact holes 122C.

第9図はこの発明の第3の実施例の構成を示す
パターン平面図である。この実施例装置が前記第
2図に示す第1の実施例装置と異なるところは、
フイールド絶縁膜13上において、第1層目の導
電体層14と第3層目の導電体層18Aまたは1
8Bとの間に絶縁膜24a,24bそれぞれを形
成して、導電体層14と導電体層18Aまたは1
8Bとの間に介在する絶縁膜の膜厚を導電体層1
4と導電体層15との間に介在する絶縁膜16の
ものよりも十分に厚くするようにしたものであ
る。そしてたとえば、上記絶縁膜16の膜厚を
500〜1000Åとすれば、上記導電体層14と導電
体層18Aまたは18Bとの間に介在する絶縁膜
の膜厚は2000〜3000Å以上に設定される。
FIG. 9 is a pattern plan view showing the configuration of a third embodiment of the present invention. The difference between this embodiment device and the first embodiment device shown in FIG. 2 is as follows.
On the field insulating film 13, the first conductor layer 14 and the third conductor layer 18A or 1
Insulating films 24a and 24b are respectively formed between the conductive layer 14 and the conductive layer 18A or 18B.
The thickness of the insulating film interposed between conductor layer 1 and
The thickness of the insulating film 16 is sufficiently thicker than that of the insulating film 16 interposed between the conductor layer 15 and the conductive layer 15. For example, the thickness of the insulating film 16 is
If the thickness is 500 to 1000 Å, the thickness of the insulating film interposed between the conductive layer 14 and the conductive layer 18A or 18B is set to 2000 to 3000 Å or more.

このようにこの実施例装置では、イレースゲー
ト(第1層目の導電体層14)とコントロールゲ
ート(第3層目の導電体層18)とが膜厚の厚い
絶縁膜によつて絶縁分離されているため、データ
消去の際、すなわちイレースゲートに高電圧を印
加してフローテイングゲート(第2層目の導電体
層15)から電子をフイールドエミツシヨンによ
つて排出する際、フローテイングゲートから電子
を効率良く排出することができる。またフローテ
イングゲートとコントロールゲートとの間には電
流が流れないため、データ消去の際に必要とする
高電圧たとえば+40ボルトの電圧の電流容量は小
さなもので済む。したがつて、この高電圧は同一
チツプに内蔵された電圧回路を用いて、たとえば
+5ボルトの電源から作ることができ、前記デー
タ書き込み時に用いられるたとえば+20ボルトの
電圧も電圧昇圧回路を用いて作るとすれば、単一
の電源によつて動作が可能になる。さらにまた導
電体層14と導電体層18との間の容量CCEを極
めて小さくすることができる。
As described above, in this embodiment device, the erase gate (the first conductive layer 14) and the control gate (the third conductive layer 18) are insulated and separated by the thick insulating film. Therefore, when erasing data, that is, when applying a high voltage to the erase gate and ejecting electrons from the floating gate (second conductive layer 15) by field emission, the floating gate electrons can be efficiently discharged from the Furthermore, since no current flows between the floating gate and the control gate, the current capacity for the high voltage, for example +40 volts, required to erase data is small. Therefore, this high voltage can be generated from a power supply of, for example, +5 volts using a voltage circuit built into the same chip, and the voltage of, for example, +20 volts used during data writing can also be generated using a voltage booster circuit. This allows operation with a single power supply. Furthermore, the capacitance C CE between the conductor layer 14 and the conductor layer 18 can be made extremely small.

第10図aないしeに示すパターン平面図およ
び第11図aないしeに示すそれらの−′線
に沿う断面図は、上記第9図に示す第3の実施例
装置の製造方法の一例を説明するためのものであ
り、そのほとんどの製造工程は前記第2図に示す
第1の実施例装置の場合と同様であるので、異な
る工程のみを抽出して説明する。第1層目の導電
体層14形成後は、第10図cおよび第11図c
に示すように、光触刻法を適用してフローテイン
グゲートとしての第2層目の導電体層15a,1
5b,15c,15dを形成し、さらにその上に
CVD法によつて2000Å〜3000Åの酸化膜を全面
形成する。そして次に光触刻法によつて、フイー
ルド絶縁膜13上でかつ導電体層15aと15b
とが対向隣接している位置付近および導電体層1
5cと15dとが対向隣接している位置付近、す
なわち第10図e中斜線を付した領域にのみ上記
CVD法によつて形成された酸化膜を残して、絶
縁膜24a,24bを形成する。この後は前記実
施例の場合と同様であるので説明は省略する。
The pattern plan views shown in FIGS. 10a to 10e and the cross-sectional views taken along the line -' shown in FIGS. Since most of the manufacturing steps are the same as those of the first embodiment shown in FIG. 2, only the different steps will be extracted and explained. After the formation of the first conductor layer 14, FIGS. 10c and 11c
As shown in FIG.
Form 5b, 15c, 15d, and then
An oxide film of 2000 Å to 3000 Å is formed on the entire surface by CVD method. Then, by photoengraving, the conductive layers 15a and 15b are formed on the field insulating film 13 and the conductive layers 15a and 15b.
and the vicinity of the position where are facing and adjacent to each other and the conductor layer 1
The above is applied only to the vicinity of the position where 5c and 15d are opposite and adjacent, that is, the shaded area in Fig. 10e.
Insulating films 24a and 24b are formed, leaving the oxide film formed by the CVD method. Since the subsequent steps are the same as those in the previous embodiment, the explanation will be omitted.

このようにこの製造方法によれば、CVD法に
よる絶縁膜24a,24bの形成工程を付加する
のみで、高性能なデータの電気的消去が可能な半
導体記憶装置が製造できる。
As described above, according to this manufacturing method, a semiconductor memory device capable of electrically erasing data with high performance can be manufactured by simply adding the step of forming the insulating films 24a and 24b by the CVD method.

第12図はこの発明の第4の実施例の構成を示
すパターン平面図である。この実施例装置が前記
第6図に示す第2の実施例装置と異なるところ
は、フイールド絶縁膜113上において、第1層
目の導電体層114と第3層目の導電体層118
Aまたは118Bとの間に絶縁膜124a,12
4bそれぞれを形成して、導電体層14と導電体
層118Aまたは118Bとの間に介在する絶縁
膜の膜厚を導電体層114と導電体層115との
間に介在する絶縁膜116のものよりも十分に厚
くするようにしたものである。そしてたとえば、
上記絶縁膜116の膜厚を500〜1000Åとすれば、
上記導電体層114と導電体層118Aまたは1
18Bとの間に介在する絶縁膜の膜厚は2000〜
3000Å以上に設定される。そしてこの実施例装置
においても、前記第3の実施例装置と同様に、フ
ローテイングゲートから電子を効率良く排出する
ことができる、単一の電源によつて動作が可能に
なる、容量CCEを極めて小さくすることができる、
等の効果を得ることができる。
FIG. 12 is a pattern plan view showing the configuration of a fourth embodiment of the present invention. This embodiment device is different from the second embodiment device shown in FIG.
Insulating films 124a, 12 between A or 118B
4b, and the thickness of the insulating film interposed between the conductive layer 14 and the conductive layer 118A or 118B is the same as that of the insulating film 116 interposed between the conductive layer 114 and the conductive layer 115. It is made to be sufficiently thicker than the . And for example,
If the thickness of the insulating film 116 is 500 to 1000 Å,
The conductor layer 114 and the conductor layer 118A or 1
The thickness of the insulating film interposed between 18B and 18B is 2000~
It is set to 3000Å or more. Similarly to the third embodiment, this embodiment device also has a capacitance C CE that can efficiently discharge electrons from the floating gate and can operate with a single power source. can be made extremely small,
Effects such as this can be obtained.

第13図aないしeに示すパターン平面図およ
び第14図aないしeに示すそれらの−′線
に沿う断面図は、上記第12図に示す第4の実施
例装置の製造方法の一例を説明するためのもので
あり、そのほとんどの製造工程は前記第6図に示
す第2の実施例装置の場合と同様であるので、異
なる工程のみを抽出して説明する。第1層目の導
電体層114形成後は、第13図cおよび第14
図cに示すように、光触刻法を適用してフローテ
イングゲートとしての第2層目の導電体層115
a〜115fを形成し、さらにその上にCVD法
によつて2000〜3000Åの酸化膜を全面形成する。
そして次に光触刻法によつて、フイールド絶縁膜
113上でかつ導電体層115bと115cとが
対向隣接している位置付近および導電体層115
eと115fとが対向隣接している位置付近、す
なわち第13図c中斜線を付した領域にのみ上記
CVD法によつて形成された酸化膜を残して、絶
縁膜124a,124bを形成する。この後は前
記実施例の場合と同様であるので説明は省略す
る。
The pattern plan views shown in FIGS. 13a to 13e and the sectional views taken along the line -' shown in FIGS. Since most of the manufacturing steps are the same as those of the second embodiment shown in FIG. 6, only the different steps will be extracted and explained. After forming the first conductive layer 114,
As shown in FIG.
A to 115f are formed, and then an oxide film of 2000 to 3000 Å is formed over the entire surface by CVD.
Next, by photoengraving, the conductor layer 115 is etched near the position on the field insulating film 113 where the conductor layers 115b and 115c are opposite to each other and the conductor layer 115.
The above is applied only to the vicinity of the position where e and 115f are opposite and adjacent, that is, the area marked with diagonal lines in Fig. 13c.
Insulating films 124a and 124b are formed, leaving the oxide film formed by the CVD method. Since the subsequent steps are the same as those in the previous embodiment, the explanation will be omitted.

このように上記製造方法でも、CVD法による
絶縁膜124a,124bの形成工程を付加する
のみで、高性能なデータの電気的消去が可能な半
導体記憶装置が製造できる。
In this manner, even with the above manufacturing method, a semiconductor memory device capable of electrically erasing data with high performance can be manufactured by simply adding the step of forming the insulating films 124a and 124b by the CVD method.

なおこの発明は上記した実施例に限定されるも
のではなく、たとえば第2図、第6図、第9図お
よび第12図の各実施例装置において、第2層目
の導電体層15または115の各右側端部あるい
は各左側端部のみが第1層目の導電体層14また
は114の少なくとも一部と重なり合つている場
合について説明したが、これは各導電体層15,
115の両端部が導電体層14,114と重なり
合うようにしてもよい。
Note that the present invention is not limited to the embodiments described above; for example, in each of the embodiment devices shown in FIGS. 2, 6, 9, and 12, the second conductor layer 15 or 115 Although the case has been described in which only the right end portion or the left end portion of each of
Both ends of the conductor layer 115 may overlap the conductor layers 14, 114.

以上説明したようにこの発明によれば、従来の
欠点を除去することができるとともに、特にデー
タ消去時に浮遊ゲートから効率良く電荷を排出す
ることができる半導体記憶装置を提供することが
できる。
As described above, according to the present invention, it is possible to eliminate the conventional drawbacks and to provide a semiconductor memory device that can efficiently discharge charges from the floating gate especially when erasing data.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は従来のE2P−ROMの1つのメモリセ
ル部分の構成図、第2図aないしdはこの発明の
第1の実施例の構成を示すものであり、第2図a
はパターン平面図、第2図bは同図aの−′
線に沿う構造断面図、第2図cは同図aの−
′線に沿う構造断面図、第2図dは同図aの
−′線に沿う構造断面図、第3図は第2図に示
す装置の等価回路図、第4図aないしeおよび第
5図aないしeはそれぞれ上記第2図に示す実施
例装置を製造するための製造方法の一例を説明す
るためのもので、第4図aないしeはパターン平
面図、第5図aないしeは第4図aないしeの各
−′線に沿う断面図、第6図aないしcはこ
の発明の第2の実施例の構成を示すものであり、
第6図aはパターン平面図、第6図bは同図aの
−′線に沿う構造断面図、第6図cは同図a
の−′線に沿う構造断面図、第7図aないし
eおよび第8図aないしeはそれぞれ上記第6図
に示す装置を製造するための製造方法の一例を説
明するためのもので、第7図aないしeはパター
ン平面図、第8図aないしeは第7図aないしe
の各−′線に沿う断面図、第9図はこの発明
の第3の実施例の構成を示すパターン平面図、第
10図aないしeおよび第11図aないしeはそ
れぞれ上記第9図に示す装置を製造するための製
造方法の一例を説明するためのもので、第10図
aないしeはパターン平面図、第11図aないし
eは第10図aないしeの各−′線に沿う断
面図、第12図はこの発明の第4の実施例の構成
を示すパターン平面図、第13図aないしeはそ
れぞれ上記第12図に示す装置を製造するための
製造方法の一例を説明するためのもので、第13
図aないしeはパターン平面図、第14図aない
しeは第13図aないしeの各−′線に沿う
断面図である。 11,111……半導体基板、12,112…
…ゲート絶縁膜、13,113……フイールド絶
縁膜、14,114……第1層目の導電体層(イ
レースゲート)、15,115……第2層目の導
電体層(フローテイングゲート)、16,116,
17,117,20,120,123,24,1
24……絶縁膜、18,118……第3層目の導
電体層(コントロールゲート)、19,119…
…N+型半導体層、21……第4層目の導電体層、
121……配線層、22,122……コンタクト
ホール、31,32……デイジツト線、33,3
4……消去線、35,36……選択線、M1,M
2,M3,M4……メモリセル、CG……コント
ロールゲート(制御ゲート)、FG……フローテイ
ングゲート(浮遊ゲート)、EG……イレースゲー
ト(消去ゲート)、D……ドレイン、S……ソー
ス。
FIG. 1 is a configuration diagram of one memory cell portion of a conventional E 2 P-ROM, and FIGS. 2 a to 2 d show the configuration of a first embodiment of the present invention.
is a pattern plan view, and Fig. 2b is -' in Fig. 2a.
A cross-sectional view of the structure along the line, Fig. 2c is - of Fig. 2a.
Figure 2d is a structural cross-sectional view taken along line -' in Figure 2a, Figure 3 is an equivalent circuit diagram of the device shown in Figure 2, Figures 4 a to e and Figure 5. Figures a to e are for explaining an example of the manufacturing method for manufacturing the embodiment device shown in Figure 2 above, Figures 4 a to e are pattern plan views, and Figures 5 a to e are 4a to 4e are cross-sectional views taken along lines -', and FIGS. 6a to 6c show the configuration of a second embodiment of the present invention,
Fig. 6a is a pattern plan view, Fig. 6b is a cross-sectional view of the structure taken along the -' line in Fig. 6a, and Fig. 6c is a pattern plan view in Fig. 6a.
The structural cross-sectional views taken along the line -' of FIGS. Figures 7a to 7e are pattern plan views, and Figures 8a to 8e are pattern plans.
FIG. 9 is a pattern plan view showing the structure of the third embodiment of the present invention, and FIGS. 10A to 10E are pattern plan views, and FIGS. 11A to 11E are along the lines -' of FIGS. A sectional view, FIG. 12 is a pattern plan view showing the configuration of a fourth embodiment of the present invention, and FIGS. 13a to 13e each illustrate an example of a manufacturing method for manufacturing the device shown in FIG. 12 above. This is for the 13th
Figures a to e are pattern plan views, and Figures 14a to 14e are sectional views taken along the lines -' of Figures 13a to 13e. 11,111...Semiconductor substrate, 12,112...
...Gate insulating film, 13,113...Field insulating film, 14,114...First conductor layer (erase gate), 15,115...Second conductor layer (floating gate) ,16,116,
17,117,20,120,123,24,1
24...Insulating film, 18,118...Third conductor layer (control gate), 19,119...
... N + type semiconductor layer, 21 ... fourth conductor layer,
121... Wiring layer, 22, 122... Contact hole, 31, 32... Digit line, 33, 3
4... Erasing line, 35, 36... Selection line, M1, M
2, M3, M4...memory cell, CG...control gate, FG...floating gate, EG...erase gate, D...drain, S...source .

Claims (1)

【特許請求の範囲】[Claims] 1 第1導電型の半導体基体と、この基体上に一
定の間隔で形成される膜厚の薄い第1絶縁膜と、
上記第1絶縁膜相互間に形成される膜厚の厚い第
2絶縁膜と、この第2絶縁膜上に形成される第1
導電体層と、上記第1絶縁膜上に形成されると共
にその端部が第3絶縁膜を介して上記第1導電体
層の少なくとも一部と重なり合つている第2導電
体層と、この第2導電体層を覆うように形成され
かつ第1導電体層、第2導電体層とは絶縁された
第3導電体層と、上記第2絶縁膜上で上記第1導
電体層と上記第3導電体層との間に形成され、そ
の膜厚が上記第3絶縁膜よりも厚く設定された第
4絶縁膜と、上記第1絶縁膜の一方向の両端部位
置付近に対向する上記基体の表面領域に分離形成
される第2導電型の半導体領域とを具備したこと
を特徴とする半導体記憶装置。
1 a semiconductor substrate of a first conductivity type; a thin first insulating film formed at regular intervals on the substrate;
a thick second insulating film formed between the first insulating films; and a first insulating film formed on the second insulating film.
a second conductive layer formed on the first insulating film and whose end portion overlaps at least a portion of the first conductive layer via a third insulating film; a third conductor layer formed to cover the second conductor layer and insulated from the first conductor layer and the second conductor layer; A fourth insulating film formed between the third conductive layer and having a thickness set to be thicker than the third insulating film, and the fourth insulating film facing near both ends of the first insulating film in one direction 1. A semiconductor memory device comprising a second conductivity type semiconductor region formed separately on a surface region of a base.
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