JPS6329970A - 撮像素子アレイ及びその製作方法 - Google Patents
撮像素子アレイ及びその製作方法Info
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- JPS6329970A JPS6329970A JP61171889A JP17188986A JPS6329970A JP S6329970 A JPS6329970 A JP S6329970A JP 61171889 A JP61171889 A JP 61171889A JP 17188986 A JP17188986 A JP 17188986A JP S6329970 A JPS6329970 A JP S6329970A
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Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、個々の撮像素子(画素)を深い溝で分離する
ことを装する高密度撮像素子アレイ及びその製作方法の
改良に関する。このようなプレイの1例として静電誘導
光トランジスタ型イメージセンサがあるが、これは撮像
の際に前面側からの光入射と動作の時の浮遊i[とを利
用するものである。
ことを装する高密度撮像素子アレイ及びその製作方法の
改良に関する。このようなプレイの1例として静電誘導
光トランジスタ型イメージセンサがあるが、これは撮像
の際に前面側からの光入射と動作の時の浮遊i[とを利
用するものである。
(先行技術)
高密度集積撮像素子アレイにおいて時々出会う問題は、
アレイ中を走る必要な配線が感光領域の一部を遮蔽する
ことになるため、光入力信号が減少してしまうことであ
る。通常この配線は、不透明材料(At%Mo )、金
属シリコン化合物、不透明多結晶シリコン、又は、せい
ぜい良くて半透明多結晶シリコンによって行われる。
アレイ中を走る必要な配線が感光領域の一部を遮蔽する
ことになるため、光入力信号が減少してしまうことであ
る。通常この配線は、不透明材料(At%Mo )、金
属シリコン化合物、不透明多結晶シリコン、又は、せい
ぜい良くて半透明多結晶シリコンによって行われる。
このようなメタライゼイションによって、画素の信号対
雑音比(SlN比)が直接減少する。
雑音比(SlN比)が直接減少する。
なぜなら、□光キャリア噴出個数は、どのような照明レ
ベルにおいても、実効噴出面積に直接関係するからであ
る。
ベルにおいても、実効噴出面積に直接関係するからであ
る。
同じ様な問題は、例えば、静電誘導光トランジスタ (
S I PT) 型イメージセンナ(Vk記参考文献l
、2)の場合に、浮遊感光電極に接して結合及び記憶の
ためのコンデンサを設けなければならないことからも生
じる。
S I PT) 型イメージセンナ(Vk記参考文献l
、2)の場合に、浮遊感光電極に接して結合及び記憶の
ためのコンデンサを設けなければならないことからも生
じる。
第1図Aに31PTの二次元プレイを略図的配線図とし
て示しである。x−yアドレス決定Fi直交するVi−
Hi配線によって行う。画素は、第1図BIC示し之よ
うな浮遊ゲー) (FG)を有する光トランジスタで
ある。浮遊ゲートはゲートに接する固定コンデンサCf
によって構成される。このデバイスのゲートハ光入力1
) l N光ダイオードとして動作するので、第1図B
の点線枠で囲んだ、コンデンサCfを有するPINダイ
オードとして示される単純化した形態だけを考える。こ
のコンデンサの役割は、光積分期間の光学情報を記憶す
ること(詳細は参考文献1.2) と、デバイス動作中
に浮遊電甑に逆バイアスを与えることである◎通常のP
型ゲート電障は、静電誘導によって垂直チャン半ル電流
を制御する◎この場合、この電流はソースC)とドレイ
ン0の間の電子の流れである。コンデンサはマトリック
ス配置におけるアドレス決定(この例の場合、垂直アド
レス決定)に用いられる。
て示しである。x−yアドレス決定Fi直交するVi−
Hi配線によって行う。画素は、第1図BIC示し之よ
うな浮遊ゲー) (FG)を有する光トランジスタで
ある。浮遊ゲートはゲートに接する固定コンデンサCf
によって構成される。このデバイスのゲートハ光入力1
) l N光ダイオードとして動作するので、第1図B
の点線枠で囲んだ、コンデンサCfを有するPINダイ
オードとして示される単純化した形態だけを考える。こ
のコンデンサの役割は、光積分期間の光学情報を記憶す
ること(詳細は参考文献1.2) と、デバイス動作中
に浮遊電甑に逆バイアスを与えることである◎通常のP
型ゲート電障は、静電誘導によって垂直チャン半ル電流
を制御する◎この場合、この電流はソースC)とドレイ
ン0の間の電子の流れである。コンデンサはマトリック
ス配置におけるアドレス決定(この例の場合、垂直アド
レス決定)に用いられる。
そして、読み出した後にこのデバイスをリセットするの
にも用いられる。飽和露光は、通常、5IPT画素のC
fの直によっても制限される(参考文献2)。
にも用いられる。飽和露光は、通常、5IPT画素のC
fの直によっても制限される(参考文献2)。
感光領域のポテンシャル損を補償するために、コンデン
サ電僑は通常(酸化インジウム錫の様な)透明導電材料
又は半透明多結晶シリコンで作られる。前者の材料を用
いるとIC処理に制限が加わり、かつ、周辺回路(MO
S)製作と両立させることが困難になる。後者の材料は
、薄膜多結晶シリコン層の厚さを一様にすること及びド
ープレベル(すなわち、透明度)を劃−することが容易
でないので、用いることが困難であや、また、これは最
終的に感光領域を部分的に遮蔽するものである (特に
、短波長において)0 直接ゲート・アドレス・モード動作(参考文献11、例
えば、ソース電陰但)ヲコンデンサ結合によって浮遊状
態に保持する場合においては、5IPT画素のソースに
コンデンサを、また同じIK感光領域のロスt−eこさ
せないように設ける必要がある。
サ電僑は通常(酸化インジウム錫の様な)透明導電材料
又は半透明多結晶シリコンで作られる。前者の材料を用
いるとIC処理に制限が加わり、かつ、周辺回路(MO
S)製作と両立させることが困難になる。後者の材料は
、薄膜多結晶シリコン層の厚さを一様にすること及びド
ープレベル(すなわち、透明度)を劃−することが容易
でないので、用いることが困難であや、また、これは最
終的に感光領域を部分的に遮蔽するものである (特に
、短波長において)0 直接ゲート・アドレス・モード動作(参考文献11、例
えば、ソース電陰但)ヲコンデンサ結合によって浮遊状
態に保持する場合においては、5IPT画素のソースに
コンデンサを、また同じIK感光領域のロスt−eこさ
せないように設ける必要がある。
画素の分離は、望ましくは深い溝を充填することによっ
て解決される。(参考文献3)以上、引用した参考文献
を示す。
て解決される。(参考文献3)以上、引用した参考文献
を示す。
参考文献l J、ニシザワ、T、タマムシ、T。
オーミ「静電誘導トランジスタ傘イメージセンサ」、I
E FJE Trans、、B1.、 Dev、
ED −26、第1970〜1977貞(1979年)
参考文献2 J、 ニシザワ、T、タマムシ% S
+スズキ半導体工学中r S I ’rイメージコンバ
ータJ J、 ニシザワ、オーム編、ノース嗜ホーラ
ンド、1983年、第219〜242頁参考文献31.
lぐ一ルンに、H,アンザイ、J、ニシザワ「イメージ
ングデバイスにおける調節可能ブルーミングとクロスト
ーク抑制」、IEEB Ez、Dev、Lett、、
EDL−6、第229〜231自 (解決すべき問題点) 本発明の目的は、上記した受動回路素子(コンデンサ及
びオーミック配線)を狭い分離溝の中に埋め込むことに
よって、これらの素子が撮1象画素の感光領域を入射光
がら遮蔽してその面積を制限することがないようにする
撮像素子プレイを提供することである。こうすることに
よって、画素の雑音指数を変化させることなしに噴出光
学(m号を直接的に増加させることになり、そのためS
/N比が改善される。
E FJE Trans、、B1.、 Dev、
ED −26、第1970〜1977貞(1979年)
参考文献2 J、 ニシザワ、T、タマムシ% S
+スズキ半導体工学中r S I ’rイメージコンバ
ータJ J、 ニシザワ、オーム編、ノース嗜ホーラ
ンド、1983年、第219〜242頁参考文献31.
lぐ一ルンに、H,アンザイ、J、ニシザワ「イメージ
ングデバイスにおける調節可能ブルーミングとクロスト
ーク抑制」、IEEB Ez、Dev、Lett、、
EDL−6、第229〜231自 (解決すべき問題点) 本発明の目的は、上記した受動回路素子(コンデンサ及
びオーミック配線)を狭い分離溝の中に埋め込むことに
よって、これらの素子が撮1象画素の感光領域を入射光
がら遮蔽してその面積を制限することがないようにする
撮像素子プレイを提供することである。こうすることに
よって、画素の雑音指数を変化させることなしに噴出光
学(m号を直接的に増加させることになり、そのためS
/N比が改善される。
本発明の池の目的は、同じマスク工程と処理手I@’を
用いて、分離溝に同時に埋設コンデンサ及び埋設配線の
少なくとも一方を形成する方法を提供することである。
用いて、分離溝に同時に埋設コンデンサ及び埋設配線の
少なくとも一方を形成する方法を提供することである。
(問題点を解決するための手段)
本発明の撮(!!素子アレイは、充積溝分離構造を有す
る高密度撮@画素マトリックスからなるものであって、
画素周辺の分離溝の中に配線とコンデンサの少なくとも
一方を埋設することにより、実効感光面積を増加させる
ことによって撮像画素のS/N比の向上を図ったもので
ある。
る高密度撮@画素マトリックスからなるものであって、
画素周辺の分離溝の中に配線とコンデンサの少なくとも
一方を埋設することにより、実効感光面積を増加させる
ことによって撮像画素のS/N比の向上を図ったもので
ある。
コンデンサを埋設する場合、コンデンサの一方の電泳が
画素内の拡散領域であり、コンデンサの誘電体が分離溝
の側面を被覆する誘電体層であり、コンデンサの他方の
′心学が分離溝の中に充填された導電体の前記拡散領域
に対向する部分である。
画素内の拡散領域であり、コンデンサの誘電体が分離溝
の側面を被覆する誘電体層であり、コンデンサの他方の
′心学が分離溝の中に充填された導電体の前記拡散領域
に対向する部分である。
本発明は、例えば、撮IJ!!画素が静電誘導光トラン
ジスタである撮像素子アレイに旋用すると有効である。
ジスタである撮像素子アレイに旋用すると有効である。
本発明の上記のような撮像素子アレイの製作方法は、1
回のマスキングと、それに読〈一連の異方性ドライエツ
チングと等方性CVD処理とにより、分離溝の形成及び
その中への所望形状の誘電体層及び導電体層の充填を行
うものである。
回のマスキングと、それに読〈一連の異方性ドライエツ
チングと等方性CVD処理とにより、分離溝の形成及び
その中への所望形状の誘電体層及び導電体層の充填を行
うものである。
そして、この方法は、分111′#の幅と一連の分離溝
充填処理における材料の種類とを適当に選択することに
より分離溝の役割を決めることを伴うものである。
充填処理における材料の種類とを適当に選択することに
より分離溝の役割を決めることを伴うものである。
(実施例)
第1図Bの導線化したPINダイオード−コンデンサ構
造を第2図に矩形セルのマトリックス配置として示す。
造を第2図に矩形セルのマトリックス配置として示す。
光ダイオード接続は図示していないが、コンデンサは第
1図Aと同様に各水モライン(Vi)に接続される。隣
接するラインのコンデンサ(Vi−1、Vi−1−1)
Jd分離し々ければならない。また、能動デバイス領
域も周辺領域から分離しなければならない。埋め込着れ
るコンデンサ電泳は各ラインに独ヱして接続されなけれ
ばならない。以下の断面は、上記した要求に対してここ
で提案する構造に対応している。すなわち、A−Aは共
通コンデンサ電泳を有する共通ライン(Vi)と隣接部
分に、B−B’は隣接するライン間の分離に、c−c’
はダミー画素内における埋設コンデンサ電泳への面コン
タクト形成に、D−D’d撮隊領域の周辺での分離に対
すする。
1図Aと同様に各水モライン(Vi)に接続される。隣
接するラインのコンデンサ(Vi−1、Vi−1−1)
Jd分離し々ければならない。また、能動デバイス領
域も周辺領域から分離しなければならない。埋め込着れ
るコンデンサ電泳は各ラインに独ヱして接続されなけれ
ばならない。以下の断面は、上記した要求に対してここ
で提案する構造に対応している。すなわち、A−Aは共
通コンデンサ電泳を有する共通ライン(Vi)と隣接部
分に、B−B’は隣接するライン間の分離に、c−c’
はダミー画素内における埋設コンデンサ電泳への面コン
タクト形成に、D−D’d撮隊領域の周辺での分離に対
すする。
コンデンサCfは、溝の中において、n1板(1)とエ
ピタキシャル準真性層(2)を頁するPINダイオード
構造の通常rのtli(8)と、反対1!玉として埋め
込まれ念導電、’l (5)と、それらの間に位置し溝
の壁を被覆している絶縁体(3)とによって形成される
。断面A −A’の等価回路を第1図Cに示す。この図
は導電層(5)とn+基板(1)との間に寄生容量Cp
1が存在することを示しているが、この容量は誘電体の
材料と厚さ、溝の形状を適当に選択することによって最
少にできる。
ピタキシャル準真性層(2)を頁するPINダイオード
構造の通常rのtli(8)と、反対1!玉として埋め
込まれ念導電、’l (5)と、それらの間に位置し溝
の壁を被覆している絶縁体(3)とによって形成される
。断面A −A’の等価回路を第1図Cに示す。この図
は導電層(5)とn+基板(1)との間に寄生容量Cp
1が存在することを示しているが、この容量は誘電体の
材料と厚さ、溝の形状を適当に選択することによって最
少にできる。
第1図りは第2図のより広い溝の断面B −B’の等価
回路を示しており、隣接するラインViとVi−j−7
・の間に別の寄生容tcp2に一有するものである。こ
の寄生容量も、非電導性の溝充填材料(7)の種類と寸
法、及びCfの電11埋め込んでいる絶縁体(3)を適
当に選択することにより最少にしなければならない。
回路を示しており、隣接するラインViとVi−j−7
・の間に別の寄生容tcp2に一有するものである。こ
の寄生容量も、非電導性の溝充填材料(7)の種類と寸
法、及びCfの電11埋め込んでいる絶縁体(3)を適
当に選択することにより最少にしなければならない。
本発明において提案する処理手中は、このようなデバイ
スの製作工程のは初の段階におけるものであり、第2図
の切面E −E’に沿った断面として第6図に示しであ
る。
スの製作工程のは初の段階におけるものであり、第2図
の切面E −E’に沿った断面として第6図に示しであ
る。
gstgaにおいて、出発エビタキ/ヤルn+−n−3
i基板(depix 3〜9 μm )を最初に熱酸化
しくtox(1000A) 、次にSi溝形成反応性イ
オンエツチング(RIE)工程のための選択的エツチン
グマスクを形成するために、厚い(〜7000 AI
CVD酸(e[(43f被(1ffル、 コれらの層に
第1のマスクでパターンを層成して、RIE (例えば
、CF4+−N2プラズマの中で)により異方性エツチ
ングする。この工程において、全ての溝は両方の幅に線
引きする。
i基板(depix 3〜9 μm )を最初に熱酸化
しくtox(1000A) 、次にSi溝形成反応性イ
オンエツチング(RIE)工程のための選択的エツチン
グマスクを形成するために、厚い(〜7000 AI
CVD酸(e[(43f被(1ffル、 コれらの層に
第1のマスクでパターンを層成して、RIE (例えば
、CF4+−N2プラズマの中で)により異方性エツチ
ングする。この工程において、全ての溝は両方の幅に線
引きする。
第6図すにおいて、5iRIE(例えば、CC74−l
−N2プラズマの中で)により深い(depiより深い
)溝ヲ異方性工、lチングする。化学的りIJ−ニング
工程と酸化物マスク(4)、(3)の化学的除去の後に
、表面上に新しい熱酸化物層(3)t−成長させて分離
層とコンデンサ誘電体層を形成する。
−N2プラズマの中で)により深い(depiより深い
)溝ヲ異方性工、lチングする。化学的りIJ−ニング
工程と酸化物マスク(4)、(3)の化学的除去の後に
、表面上に新しい熱酸化物層(3)t−成長させて分離
層とコンデンサ誘電体層を形成する。
この厚さはCfのための要件に合うように調節する(画
素の周辺の長さ、と拡散ff甑(8)のジャンクション
深度X」p+も考慮に入れる)。
素の周辺の長さ、と拡散ff甑(8)のジャンクション
深度X」p+も考慮に入れる)。
第6図Cにおいて、等方性CVD多結晶Si層(5)を
堆積する。その厚さは狭い方のIW(第2図のA −A
’参照)の半分の幅以上であるので、狭い方の溝を完全
に埋めることになる。しがしなマの中で)によりこの開
口を通して溝の底の多結晶5i(5)も除去できる。表
面においては、フォトレジスト(6)がコンデンサコン
タクト領域(第2図のc −c’参照)を保護する。層
(5)は最初がラトーフしfc (P 、 As )
CV D多結晶層であるか、又は、ドープしていないC
V D 7−であってP又はAsを拡散又はイオン工人
によって後がらドープし念ものである。後者のイオン注
入によってドーグする方法は、?拡散層(8)に対面し
ている深さだけ多結晶5i(5)t−ドープすることに
よってCplを減らすことができる。
堆積する。その厚さは狭い方のIW(第2図のA −A
’参照)の半分の幅以上であるので、狭い方の溝を完全
に埋めることになる。しがしなマの中で)によりこの開
口を通して溝の底の多結晶5i(5)も除去できる。表
面においては、フォトレジスト(6)がコンデンサコン
タクト領域(第2図のc −c’参照)を保護する。層
(5)は最初がラトーフしfc (P 、 As )
CV D多結晶層であるか、又は、ドープしていないC
V D 7−であってP又はAsを拡散又はイオン工人
によって後がらドープし念ものである。後者のイオン注
入によってドーグする方法は、?拡散層(8)に対面し
ている深さだけ多結晶5i(5)t−ドープすることに
よってCplを減らすことができる。
第6図dにおいて、ドープした多結晶81を熱酸化する
。第6図eの等方性CVD層(7)による2回目の溝充
填工程の後にこれを異方性エッチバックして広い方のg
を充填する。CVD層(7)はむしろ絶縁体であるドー
グしていない多結晶Si力、又u例tケCV D Si
02 、Sis N4 カノイずれかであって良い
。その厚さは充填すべき広い方の溝の開口に合うように
調節しなければならない。第1図りのCp2型の寄生容
量の直は主にこの誘電体層に依存する。
。第6図eの等方性CVD層(7)による2回目の溝充
填工程の後にこれを異方性エッチバックして広い方のg
を充填する。CVD層(7)はむしろ絶縁体であるドー
グしていない多結晶Si力、又u例tケCV D Si
02 、Sis N4 カノイずれかであって良い
。その厚さは充填すべき広い方の溝の開口に合うように
調節しなければならない。第1図りのCp2型の寄生容
量の直は主にこの誘電体層に依存する。
第6図fにブレーナ構造にし、パッシベーションした構
造を示す。通常、この工程において分離領域内のデバイ
ス処理工程が始まる。第6図gに、符号8で示したr拡
散層を形成し、メタライゼーション(9)をし次後の最
終構造を示す。
造を示す。通常、この工程において分離領域内のデバイ
ス処理工程が始まる。第6図gに、符号8で示したr拡
散層を形成し、メタライゼーション(9)をし次後の最
終構造を示す。
上記のものと対比すると、埋設される配線は、第3図に
概略的に示したように、隣接するラインを分離するため
に広い方の溝を利用する。この場合、断面A−Aに示す
ように、導電jfi!j (51は絶縁体(3)と非電
導性の溝充填材料(7)との間に挾っておジ、これにc
−c’で示されているようにコンタクトが設けである
。画素間及び画素と周辺部との間の従来の受動的溝分離
を、それぞれB −E’、D −D’に示しである。
概略的に示したように、隣接するラインを分離するため
に広い方の溝を利用する。この場合、断面A−Aに示す
ように、導電jfi!j (51は絶縁体(3)と非電
導性の溝充填材料(7)との間に挾っておジ、これにc
−c’で示されているようにコンタクトが設けである
。画素間及び画素と周辺部との間の従来の受動的溝分離
を、それぞれB −E’、D −D’に示しである。
第3図の切面E −E’に沿う部分の処理手順を第7図
に示すが、これは埋め込んだコンデンサの場合と同様で
ある。大きな相違点は工程Cである。この場合、非導電
性の等方性CVD/!(7)をまず堆積して、工程dに
おいてエッチバックして表面を保護被覆した後に導電層
(5)を作成して埋め込み配線を形成する。コンタクト
の形成及び最終Saも図示しである。
に示すが、これは埋め込んだコンデンサの場合と同様で
ある。大きな相違点は工程Cである。この場合、非導電
性の等方性CVD/!(7)をまず堆積して、工程dに
おいてエッチバックして表面を保護被覆した後に導電層
(5)を作成して埋め込み配線を形成する。コンタクト
の形成及び最終Saも図示しである。
第4図にr、埋設配線は基板(n”)(++用八へ、又
は、埋め込みN501)用(Blの接続に利用できるこ
とを示している口この変形によると、第7図dにおいて
、ドープした多結晶Si層(5)を堆積する前に部分的
に充填された広い方の溝の底にある熱酸化物層金別の異
方性RIEによってエッチバックする必要がある。いず
れの場合にも、埋設配線をn+g板(1)又はr基板(
10)中に形成さねぇ埋め込み層部分(11)に接触さ
せ、表面のALコンタクト(91に接続する。
は、埋め込みN501)用(Blの接続に利用できるこ
とを示している口この変形によると、第7図dにおいて
、ドープした多結晶Si層(5)を堆積する前に部分的
に充填された広い方の溝の底にある熱酸化物層金別の異
方性RIEによってエッチバックする必要がある。いず
れの場合にも、埋設配線をn+g板(1)又はr基板(
10)中に形成さねぇ埋め込み層部分(11)に接触さ
せ、表面のALコンタクト(91に接続する。
第5図は、上記した2つの方?P:を、組み合わせたも
のを示すもので、等価回路に従って浮遊ソースラインに
コンデンサを形成することができるものである。これは
、実施例においては両方ともドープし之多結晶5i(5
)である第1及び第2の等方性溝充填CVD層の間に形
成する。?領域(8)に対する寄生結合Cp5は、溝の
側面と第1のCVD層の間を適当に分離することにより
最少にすることができる。
のを示すもので、等価回路に従って浮遊ソースラインに
コンデンサを形成することができるものである。これは
、実施例においては両方ともドープし之多結晶5i(5
)である第1及び第2の等方性溝充填CVD層の間に形
成する。?領域(8)に対する寄生結合Cp5は、溝の
側面と第1のCVD層の間を適当に分離することにより
最少にすることができる。
実例として、P+拡散深度Xjp+=3μmで10×1
0μm2の正方形の画素において、溝の幅をw<2μm
及びW(4μm、溝側面酸化物の厚さ2 tax =
1000 Xとした場合、本発明の方法によって可能な
キャパシタンスdc=12fF’になる。この値は、遠
慮素子アレイにおいて必要な目的を達成するコンデンサ
の容器としては通常十分なものである。
0μm2の正方形の画素において、溝の幅をw<2μm
及びW(4μm、溝側面酸化物の厚さ2 tax =
1000 Xとした場合、本発明の方法によって可能な
キャパシタンスdc=12fF’になる。この値は、遠
慮素子アレイにおいて必要な目的を達成するコンデンサ
の容器としては通常十分なものである。
(発明の効果)
本発明の撮像素子アレイは、分離溝の中に配線やコンデ
ンサを埋め込み、画素の感光領域を配線やコンデンサに
よって遮蔽することがないようにしたので、検出される
信号を増加させ、S/N比全同上させることができる。
ンサを埋め込み、画素の感光領域を配線やコンデンサに
よって遮蔽することがないようにしたので、検出される
信号を増加させ、S/N比全同上させることができる。
そして、本発明の撮像素子アレイの製作方法は、分離溝
の形成に際して多少の余分な工程全追加するだけで、上
記の様な高感質の撮像索子アレイを実現することができ
る。
の形成に際して多少の余分な工程全追加するだけで、上
記の様な高感質の撮像索子アレイを実現することができ
る。
4、 図面のPXil!拳な説明
第1図は静電誘導光トランジスタ(S I PT)型イ
メージセンサの説明図であって、Aは水モ(Htl 及
び垂直(Vi)アドレスラインを有するS I P T
撮像素子アレイのマトリックス配置の略図的配線図、B
は浮遊ゲート (FG)、ソース(s)、トレイン(D
)を有する5IPTで、説明の之めにゲート−ソースP
INダイオードとコンデンサCfを有する導線化した構
造を示す説明図、CはF’GとSの間に寄生容置Cp1
を有する1本のラインとその直接隣接部との間の溝の中
のコンデンサの等師回路図、Dは隣接するライン間に結
合8tCp2を有しラインに埋め込んだコンデンサを有
する画素の等両回路1図を示すものであり、第2図は矩
形PIN画素アレイの溝の中の埋設コンデンサの配置図
と分!i!構造の断面図であって、断面A −A’は1
本のラインと隣接部分間、断面B −B’は2本のライ
ン間、断面C−C′はダミーセル中のコンデンサコンタ
クト、断面D −D’は撮像領域と周辺領域と周辺領域
の間、断面E −E’は第6図の処理の流れを示すのに
用いる切面を示すものであり、第3図は矩形PIN画素
アレイの溝の中の埋設配線の配置図と分離構造の断面図
であって、断面A −A’は隣接ライン間、断面B −
B’は同じラインの画素間、断面C−C’はダミーセル
中の埋設配線のコンタクト形成、断面D −D’は撮像
領域と周辺領域の間を示すものであり、第4図は基板(
8)又は埋め込み層の)の表面に埋設配線を形成する方
法の説明図であり、第5図はソースライン(基板又は埋
込み層)にコンデンサを形成するために埋設コンデンサ
形成方法と埋設配線形成方法とを組み合わせたものの説
明図であって、浮遊ソース(ps) と61、G2の
間にCp3の畜生結合が存在することを示すものであり
、第6図は埋設コンデンサを形成する工程の流れを示す
図面であり、第7図は埋設配線を形成する工程の流れを
示す図面である。
メージセンサの説明図であって、Aは水モ(Htl 及
び垂直(Vi)アドレスラインを有するS I P T
撮像素子アレイのマトリックス配置の略図的配線図、B
は浮遊ゲート (FG)、ソース(s)、トレイン(D
)を有する5IPTで、説明の之めにゲート−ソースP
INダイオードとコンデンサCfを有する導線化した構
造を示す説明図、CはF’GとSの間に寄生容置Cp1
を有する1本のラインとその直接隣接部との間の溝の中
のコンデンサの等師回路図、Dは隣接するライン間に結
合8tCp2を有しラインに埋め込んだコンデンサを有
する画素の等両回路1図を示すものであり、第2図は矩
形PIN画素アレイの溝の中の埋設コンデンサの配置図
と分!i!構造の断面図であって、断面A −A’は1
本のラインと隣接部分間、断面B −B’は2本のライ
ン間、断面C−C′はダミーセル中のコンデンサコンタ
クト、断面D −D’は撮像領域と周辺領域と周辺領域
の間、断面E −E’は第6図の処理の流れを示すのに
用いる切面を示すものであり、第3図は矩形PIN画素
アレイの溝の中の埋設配線の配置図と分離構造の断面図
であって、断面A −A’は隣接ライン間、断面B −
B’は同じラインの画素間、断面C−C’はダミーセル
中の埋設配線のコンタクト形成、断面D −D’は撮像
領域と周辺領域の間を示すものであり、第4図は基板(
8)又は埋め込み層の)の表面に埋設配線を形成する方
法の説明図であり、第5図はソースライン(基板又は埋
込み層)にコンデンサを形成するために埋設コンデンサ
形成方法と埋設配線形成方法とを組み合わせたものの説
明図であって、浮遊ソース(ps) と61、G2の
間にCp3の畜生結合が存在することを示すものであり
、第6図は埋設コンデンサを形成する工程の流れを示す
図面であり、第7図は埋設配線を形成する工程の流れを
示す図面である。
1:n+嘆結晶Si基板 z : ”−(準真性)エピ
タキシャルi 3:熱酸化物層 4:CVD酸化物I@5:多結晶Si層(P又はAsで
最初から又は後からドープしたもの)6:7オトレジス
ト 7:等方性非導電性CvD/ll (ドープしてい
ない多結晶Si又d 5i02又は5i3N4) 8
:拡散P+ジャンクション(至)9:メタライゼーショ
ン(At) 10:Pタイプ基板5i 11:n“埋設層部分 特許出願人 新技術開発事業団 (ほか2名) 出願人代理人 弁理士 佐 藤 文 男第り図 A CD S 駆4図 F’S 第5図
タキシャルi 3:熱酸化物層 4:CVD酸化物I@5:多結晶Si層(P又はAsで
最初から又は後からドープしたもの)6:7オトレジス
ト 7:等方性非導電性CvD/ll (ドープしてい
ない多結晶Si又d 5i02又は5i3N4) 8
:拡散P+ジャンクション(至)9:メタライゼーショ
ン(At) 10:Pタイプ基板5i 11:n“埋設層部分 特許出願人 新技術開発事業団 (ほか2名) 出願人代理人 弁理士 佐 藤 文 男第り図 A CD S 駆4図 F’S 第5図
Claims (5)
- (1)充填溝分離構造を有する高密度撮像画素マトリッ
クスからなる撮像素子アレイにおいて、画素周辺の分離
溝の中に配線とコンデンサの少なくとも一方を埋設する
ことにより、実効感光面積を増加させて撮像画素のS/
N比の向上を図ったことを特徴とする撮像素子アレイ。 - (2)コンデンサの一方の電極が画素内の拡散領域であ
り、コンデンサの誘電体が分離溝の側面を被覆する誘電
体層であり、コンデンサの他方の電極が分離溝の中に充
填された導電体の前記拡散領域に対向する部分であるこ
とを特徴とする特許請求の範囲第1項記載の撮像素子ア
レイ。 - (3)撮像画素が静電誘導光トランジスタであることを
特徴とする特許請求の範囲第1項又は第2項記載の撮像
素子アレイ。 - (4)画素周辺の分離溝の中に配線とコンデンサの少な
くとも一方が埋設された充填溝分離構造を有する高密度
撮像画素マトリックスからなる撮像素子アレイの製作方
法において、1回のマスキングとそれに続く一連の異方
性ドライエッチングと等方性CVD処理とにより、分離
溝の形成及びその中への所望形状の誘電体層及び導電体
層の充填を行うことを特徴とする撮像素子アレイの製作
方法。 - (5)分離溝の幅と一連の分離溝充填処理における材料
の種類とを適当に選択することにより分離溝の役割を決
めることを特徴とする特許請求の範囲第4項記載の撮像
素子アレイの製作方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61171889A JPH0691235B2 (ja) | 1986-07-23 | 1986-07-23 | 撮像素子アレイ及びその製作方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61171889A JPH0691235B2 (ja) | 1986-07-23 | 1986-07-23 | 撮像素子アレイ及びその製作方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6329970A true JPS6329970A (ja) | 1988-02-08 |
JPH0691235B2 JPH0691235B2 (ja) | 1994-11-14 |
Family
ID=15931680
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61171889A Expired - Fee Related JPH0691235B2 (ja) | 1986-07-23 | 1986-07-23 | 撮像素子アレイ及びその製作方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0691235B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN117747601A (zh) * | 2024-02-21 | 2024-03-22 | 北京大学 | 基于埋入式硅基的大阵列apd基板及制备方法、功能芯片 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4914397A (ja) * | 1972-05-31 | 1974-02-07 | ||
JPS4929779A (ja) * | 1972-07-18 | 1974-03-16 | ||
JPS5636143A (en) * | 1979-08-31 | 1981-04-09 | Hitachi Ltd | Manufacture of semiconductor device |
JPS59107582A (ja) * | 1982-12-13 | 1984-06-21 | Fuji Photo Film Co Ltd | 半導体光検出装置の製造方法 |
-
1986
- 1986-07-23 JP JP61171889A patent/JPH0691235B2/ja not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4914397A (ja) * | 1972-05-31 | 1974-02-07 | ||
JPS4929779A (ja) * | 1972-07-18 | 1974-03-16 | ||
JPS5636143A (en) * | 1979-08-31 | 1981-04-09 | Hitachi Ltd | Manufacture of semiconductor device |
JPS59107582A (ja) * | 1982-12-13 | 1984-06-21 | Fuji Photo Film Co Ltd | 半導体光検出装置の製造方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN117747601A (zh) * | 2024-02-21 | 2024-03-22 | 北京大学 | 基于埋入式硅基的大阵列apd基板及制备方法、功能芯片 |
CN117747601B (zh) * | 2024-02-21 | 2024-05-28 | 北京大学 | 基于埋入式硅基的大阵列apd基板及制备方法、功能芯片 |
Also Published As
Publication number | Publication date |
---|---|
JPH0691235B2 (ja) | 1994-11-14 |
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Legal Events
Date | Code | Title | Description |
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R250 | Receipt of annual fees |
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LAPS | Cancellation because of no payment of annual fees |