JPS63299169A - Floating gate nonvolatile memory - Google Patents
Floating gate nonvolatile memoryInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、フローティングゲート不揮発性メモリに関し
、詳しくは、単結晶シリコン層からなるフローティング
ゲート電極を形成したメモリに関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a floating gate nonvolatile memory, and more particularly to a memory in which a floating gate electrode made of a single crystal silicon layer is formed.
本発明は、フローティング不揮発性メモリに関し、詳し
くは、選択エピタキシ法等を用いた単結晶シリコン層か
らなるフローティングゲート電極を形成したメモリであ
りで、低いゲート電圧でトンネル電流がゲート絶縁膜を
流れうるため、高速化、高信頼性化が可能となる。The present invention relates to a floating non-volatile memory, and more specifically, to a memory in which a floating gate electrode is formed from a single crystal silicon layer using selective epitaxy, etc., in which a tunnel current can flow through a gate insulating film at a low gate voltage. Therefore, higher speed and higher reliability are possible.
従来より、半導体不揮発性メモリには、絶縁物中の捕獲
中心すなわち、トラップを利用したＭＮＯＳ （Ｍｅｔ
ａｌ Ｎ１ｔｒｉｄｅ ０ｗ１ｄｅ Ｓｅｍ１ｃｏｎｄ
ｕｃｔｏｒ）型のメモリと、フローティングゲートに電
荷を注入することによって、トランジスタのしきい値電
圧（Ｖｔｈ）を変化させるＦ Ａ Ｍ ＯＳ （Ｆｌｏ
ａｔｉｎｇｇａｔｅ Ａｖａｌａｎｃｈｅ １ｎｊｅｃ
ｔｉｏｎ ＭＯＳ ）とがある０ＭＮＯ３は、Ｎ１ｔｒ
ｉ４ｅ絶縁膜と、０Ｘｌｄｅ膜の界面準位密度を制御す
ることが生産的に困難であり、ＬＳＩレベルでの実用化
は、フローティングゲートの準位密度が充分であるＦＡ
ＭＯ３の方が育利である。 このＦＡＭＯ３は、−ｍ的
には、第２図に示すように、ＭＯＳのゲート領域に、第
１の酸化膜１２と、ポリシリコン層からなるフローティ
ングゲート電極１３と、第２の酸化膜１４と、コントロ
ールゲートとなる第２のゲート電極１５（以下、第２の
ゲート電極という）から構成されている。このポリシリ
コン層からなるフローティングゲート電極は、電気的に
フローティングの状態にあるため、フローディングゲー
トと呼ばれる。このフローティングゲートの蓄積電荷は
、ｐｏｗｌｅｒ−Ｎｏｒｄｈｅｉ＋ｓの電流機構による
放電特性に従うので、電荷保持特性が良い。Conventionally, semiconductor non-volatile memories have been developed using MNOS (Met
al N1tride 0w1de Sem1cond
FA MOS (Flo
atinggate Avalanche 1njec
0MNO3 with tion MOS) is N1tr
It is productively difficult to control the interface state density between the i4e insulating film and the 0Xlde film, and practical application at the LSI level is limited to FA where the level density of the floating gate is sufficient.
MO3 is more educational. As shown in FIG. 2, this FAMO 3 has a first oxide film 12, a floating gate electrode 13 made of a polysilicon layer, and a second oxide film 14 in the gate region of the MOS. , a second gate electrode 15 (hereinafter referred to as second gate electrode) serving as a control gate. This floating gate electrode made of a polysilicon layer is called a floating gate because it is in an electrically floating state. The accumulated charge of this floating gate follows the discharge characteristic based on the poller-Nordhei+s current mechanism, and therefore has good charge retention characteristics.
ＦＡＭＯ３への書き込みは、ゲートと基板間に電圧を印
加し、第１の酸化膜中をトンネル効果によってポリシリ
コンゲートに電荷を蓄積することによって行われる。消
去は、逆の電圧を印加するか、紫外線等の高エネルギー
線で消去可能である。Writing to the FAMO3 is performed by applying a voltage between the gate and the substrate and accumulating charges in the polysilicon gate through the tunnel effect in the first oxide film. Erasing can be performed by applying a reverse voltage or by using high energy rays such as ultraviolet light.
ＦＡＭＯ３への書き込みに際し、書き込み電圧を低くす
るために、第１の酸化膜の厚さを１０〜２０人程度に被
着することによって、トンネル電流を増大させることが
必要である。When writing to the FAMO 3, in order to lower the write voltage, it is necessary to increase the tunnel current by depositing the first oxide film to a thickness of about 10 to 20 layers.
しかしながら、ＦＡＭＯ３は、フローティングゲート電
極のポリシリコン層と、第１、第２の酸化膜との界面に
微小な凹凸１６があるため、特に第１の酸化膜に電界集
中を発生させ、劣化・破壊の原因となっている。However, since FAMO3 has minute irregularities 16 at the interface between the polysilicon layer of the floating gate electrode and the first and second oxide films, electric field concentration occurs particularly in the first oxide film, causing deterioration and destruction. It is the cause of
このために、第１の酸化膜の厚さを、５０〜１００人に
厚くすることによって、劣化・破壊を防止しているが、
一方、トンネル電流の減少を生じ、チャージングタイム
が長くなり、書き込み時間の高速化、及び書き込み電圧
の低電圧化を妨げていた。For this reason, the thickness of the first oxide film is increased to 50 to 100 to prevent deterioration and destruction.
On the other hand, the tunnel current decreases and the charging time becomes longer, which hinders the speeding up of the writing time and the reduction of the writing voltage.
そこで、本発明は上述の問題点に鑑み、フローティング
ゲート電極の表面を平坦化することによって、劣化・破
壊の防止と、書き込み電圧の低電圧化および高速化をは
かることを目的とする。SUMMARY OF THE INVENTION In view of the above-mentioned problems, it is an object of the present invention to planarize the surface of the floating gate electrode to prevent deterioration and destruction, and to reduce the write voltage and increase the speed.
Ｃ問題点を解決するための手段〕
フローティングゲート電極を有する半導体不揮発性メモ
リにおいて、単結晶シリコン層からなるフローティング
ゲート電極を形成することによって、上述の問題点を解
決する。Means for Solving Problem C] In a semiconductor nonvolatile memory having a floating gate electrode, the above problem is solved by forming a floating gate electrode made of a single crystal silicon layer.
ＦＡＭＯ３の第１の酸化膜上に、選択エピタキシ法等に
よって形成した単結晶シリコン層のフローティングゲー
ト電極を用いれば、ポリシリコン層からなるフローティ
ングゲート電極のような凹凸がないので、第１の酸化膜
を１０〜２０人の薄い膜厚にすることが可能である。従
って、低電圧でトンネル電流が庫せる。If a single-crystal silicon layer floating gate electrode formed by selective epitaxy or the like is used on the first oxide film of FAMO3, there will be no unevenness unlike a floating gate electrode made of a polysilicon layer. It is possible to reduce the film thickness to 10 to 20 people. Therefore, tunnel current can be stored at low voltage.
以下、本発明の実施例を、第１図を用いて説明する。 Embodiments of the present invention will be described below with reference to FIG.
実施例１）
フローティングゲート電極を選択エピタキシャル法によ
って形成した不揮発性メモリについて説明する。Example 1) A nonvolatile memory in which a floating gate electrode is formed by selective epitaxial method will be described.
第１図に示すように、半導体単結晶基板１の表面に、通
常のＭＯＳのプロセスによってソースおよびドレインを
形成する。As shown in FIG. 1, a source and a drain are formed on the surface of a semiconductor single crystal substrate 1 by a normal MOS process.
次に、ゲート領域に、第１の酸化膜（ＳｉＯ□）２を３
０〜４０人形成する。この薄い酸化膜は、酸素と窒素の
混合キャリアガスの圧力が、１０−！〜ｌＯ弓気圧の減
圧下で、熱酸化法によって形成するのが良い。Next, a first oxide film (SiO□) 2 is deposited on the gate region.
Form 0 to 40 people. This thin oxide film is formed when the pressure of the mixed carrier gas of oxygen and nitrogen is 10-! It is preferable to form by a thermal oxidation method under reduced pressure of ~1O arc pressure.
次に、第１の酸化膜２０表面に成長した自然酸化膜を除
去するため、水素を用いてファイアリングを行い、第１
の酸化膜２の表面を清浄にする。Next, in order to remove the natural oxide film that has grown on the surface of the first oxide film 20, firing is performed using hydrogen.
The surface of the oxide film 2 is cleaned.
このファイアリングによって、第１の酸化膜の厚さが、
１０〜２０人に減少する。This firing reduces the thickness of the first oxide film.
The number will decrease to 10 to 20 people.
続いて、第１の酸化膜の上に、選択エピタキシ法によっ
て単結晶シリコン層３を成長させる。この単結晶シリコ
ン層がフローティングゲート電極となる。Subsequently, a single crystal silicon layer 3 is grown on the first oxide film by selective epitaxy. This single crystal silicon layer becomes a floating gate electrode.
次に、単結晶シリコン層上に、第２の酸化膜（Ｓｔｏｗ
） ４を被着する。この酸化膜の被着は、常圧ＣＶＤ
法によるのが良い。Next, a second oxide film (Stow
) Apply 4. This oxide film is deposited by atmospheric pressure CVD.
It is better to follow the law.
次に、第２のゲート電極５を被着する。この第２のゲー
ト電極は、ポリシリコン層からなり、低圧ＣＶＤ法によ
って形成するのが良い。Next, a second gate electrode 5 is deposited. This second gate electrode is made of a polysilicon layer and is preferably formed by a low pressure CVD method.
実施例２）
フローティングゲート電極をイオン注入法を用いて単結
晶化させた不揮発性メモリについて説明する。Example 2) A nonvolatile memory in which a floating gate electrode is made into a single crystal by using an ion implantation method will be described.
実施例１）と同様に、ソース、ドレインを形成した後、
膜厚が１０〜２０人の第１の酸化膜を形成する。After forming the source and drain in the same manner as in Example 1),
A first oxide film having a thickness of 10 to 20 layers is formed.
次に、ポリシリコンを第１の酸化膜上に低圧ＣＶＤ法等
によって被着する。Next, polysilicon is deposited on the first oxide film by low pressure CVD or the like.
次に、シリコン（Ｓｔ）、または隣（Ｐ）、または硼素
（Ｂ）等のイオン種を用いて、イオン注入法によってポ
リシリコン表面から第１の酸化膜に達する飛程距離のエ
ネルギーで打ち込む。Next, an ion species such as silicon (St), ion (P), or boron (B) is implanted using an ion implantation method with an energy of a range that reaches the first oxide film from the polysilicon surface.
次に、このポリシリコンをゲートマスクでパターニング
した後、６００℃でアニールする。このアニーリングに
よって、ポリシリコンは単結晶化する。Next, this polysilicon is patterned using a gate mask and then annealed at 600°C. This annealing turns the polysilicon into a single crystal.
第２の酸化膜および第２のゲート電極を実施例１）に示
すものと同じように形成する。A second oxide film and a second gate electrode are formed in the same manner as shown in Example 1).
実施例１）、実施例２）によって形成されたフローティ
ングゲート電極は、単結晶シリコン層によって形成され
ているので、ポリシリコンのような凹凸がなく、ゲート
と絶縁膜との耐圧は、ポリシリコンに比し、２倍の耐圧
に向上した。Since the floating gate electrodes formed in Example 1) and Example 2) are formed from a single crystal silicon layer, they do not have unevenness unlike polysilicon, and the breakdown voltage between the gate and the insulating film is similar to that of polysilicon. The breakdown voltage has been improved to twice that of the previous model.
上述せる本発明によれば、不揮発性メモリのフローティ
ングゲート電極が単結晶シリコン層によって形成される
ことによって、界面の凹凸が少な（なり、第１の酸化膜
の厚さを１０〜２０人に薄くすることが出来、かつ、耐
圧も向上する。また、第２の酸化膜も薄く出来るので、
低いゲート電圧で高速動作が可能となる。また、膜の凹
凸が少ないので、高信鯨性のメモリを実現することが出
来る。According to the present invention described above, since the floating gate electrode of the nonvolatile memory is formed of a single crystal silicon layer, the unevenness of the interface is reduced (the thickness of the first oxide film is reduced to 10 to 20 nm). In addition, the second oxide film can be made thinner, and the withstand voltage is also improved.
High-speed operation is possible with low gate voltage. Furthermore, since the film has few irregularities, it is possible to realize a highly reliable memory.
第１図は、本発明の実施例によるフローティングゲート
不揮発性メモリの断面図、第２図は従来のフローティン
グゲート不揮発性メモリの断面図を示す。
１．１１・・・−・・−・・・半導体単結晶基板２．１
２−−−−−−−・−第１の酸化膜３・・・・・−・・
−・・・−・・・・フローティングゲート電極となる単
結晶シリコン層
１３・・・−・−・−・・・−・−・・・フローティン
グゲート電極となるポリシリコン層
４、Ｉ４・・・・・・−・・・第２の酸化膜５．１５−
・・・・・−・・・コントロールゲートとなる第２のゲ
ート電極
′１６・−・・〜・−・・−・・−・・−微小な凹凸第
１図
第２図FIG. 1 is a sectional view of a floating gate nonvolatile memory according to an embodiment of the present invention, and FIG. 2 is a sectional view of a conventional floating gate nonvolatile memory. 1.11...---Semiconductor single crystal substrate 2.1
2----------First oxide film 3...
-...-...Single crystal silicon layer 13 serving as a floating gate electrode...--Polysilicon layer 4, I4... serving as a floating gate electrode ......Second oxide film 5.15-
.....Second gate electrode '16 serving as a control gate ------------------Minute irregularities Fig. 1 Fig. 2
Claims (1)
モリにおいて、フローティングゲート電極が単結晶シリ
コン層である不揮発性メモリ。A semiconductor nonvolatile memory having a floating gate electrode, wherein the floating gate electrode is a single crystal silicon layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62131325A JPS63299169A (en) | 1987-05-29 | 1987-05-29 | Floating gate nonvolatile memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62131325A JPS63299169A (en) | 1987-05-29 | 1987-05-29 | Floating gate nonvolatile memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63299169A true JPS63299169A (en) | 1988-12-06 |
Family
ID=15055310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62131325A Pending JPS63299169A (en) | 1987-05-29 | 1987-05-29 | Floating gate nonvolatile memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63299169A (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56108271A (en) * | 1980-01-31 | 1981-08-27 | Agency Of Ind Science & Technol | Floating gate type non volatile semiconductor memory device |
| JPS62102565A (en) * | 1985-10-29 | 1987-05-13 | Sony Corp | Semiconductor device |
-
1987
- 1987-05-29 JP JP62131325A patent/JPS63299169A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56108271A (en) * | 1980-01-31 | 1981-08-27 | Agency Of Ind Science & Technol | Floating gate type non volatile semiconductor memory device |
| JPS62102565A (en) * | 1985-10-29 | 1987-05-13 | Sony Corp | Semiconductor device |
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