JPS6329746B2 - - Google Patents
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- JPS6329746B2 JPS6329746B2 JP6647980A JP6647980A JPS6329746B2 JP S6329746 B2 JPS6329746 B2 JP S6329746B2 JP 6647980 A JP6647980 A JP 6647980A JP 6647980 A JP6647980 A JP 6647980A JP S6329746 B2 JPS6329746 B2 JP S6329746B2
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- 239000011159 matrix material Substances 0.000 claims description 22
- 238000006243 chemical reaction Methods 0.000 claims description 18
- 239000004973 liquid crystal related substance Substances 0.000 description 15
- 238000010586 diagram Methods 0.000 description 11
- 230000015654 memory Effects 0.000 description 9
- 238000000034 method Methods 0.000 description 2
- 238000005401 electroluminescence Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は液晶、プラズマ、エレクトロルミネセ
ンス等によるマトリクス表示装置の駆動法に係
り、特に時間軸に対して２値で変化する複数の論
理信号波形を表示するのに好適なマトリクス表示
装置の駆動法に関する。
ンス等によるマトリクス表示装置の駆動法に係
り、特に時間軸に対して２値で変化する複数の論
理信号波形を表示するのに好適なマトリクス表示
装置の駆動法に関する。
論理信号波形を表示する装置としては、CRT
（Cathode Ray Tube）を用いたロジツクアナラ
イザなどが知られているが、この装置は、CRT
を用いているため、小形化及び低電力化が困難で
あるという欠点がある。
（Cathode Ray Tube）を用いたロジツクアナラ
イザなどが知られているが、この装置は、CRT
を用いているため、小形化及び低電力化が困難で
あるという欠点がある。
本発明の目的は、装置の小形化及び低電力駆動
が可能なマトリクス表示装置を提供することにあ
る。
が可能なマトリクス表示装置を提供することにあ
る。
本発明の特徴は論理信号の２値レベルに対応し
た一対の走査電極を複数対有したマトリクス表示
パネルと、論理信号の表示に特有の現象に着目し
てそれに適した信号で駆動電圧を制御するように
したことにある。
た一対の走査電極を複数対有したマトリクス表示
パネルと、論理信号の表示に特有の現象に着目し
てそれに適した信号で駆動電圧を制御するように
したことにある。
以下本発明の実施例を図面に基づき説明する。
なお以下の説明ではマトリクス表示パネルの一例
として液晶表示パネルを用いた表示装置で説明す
る。第１図は液晶表示パネルの原理的な断面構造
図であり、第２図は本発明に係るマトリクス表示
装置の表示の一例を示しており、ここでは２つの
走査電極を一対（以下チヤンネルと称す）とし
て、４チヤンネルの論理信号の表示例を示してあ
る。各チヤンネル相互の表示関係が容易に判別で
きるようにチヤンネル間の間隔を前記一対の走査
電極の間隔よりも広くとつた電極構造としてい
る。
なお以下の説明ではマトリクス表示パネルの一例
として液晶表示パネルを用いた表示装置で説明す
る。第１図は液晶表示パネルの原理的な断面構造
図であり、第２図は本発明に係るマトリクス表示
装置の表示の一例を示しており、ここでは２つの
走査電極を一対（以下チヤンネルと称す）とし
て、４チヤンネルの論理信号の表示例を示してあ
る。各チヤンネル相互の表示関係が容易に判別で
きるようにチヤンネル間の間隔を前記一対の走査
電極の間隔よりも広くとつた電極構造としてい
る。
従来のマトリクス表示装置では、交点の電極形
状は、例えば特開昭48−116888号公報に示すよう
に、略正方形である。
状は、例えば特開昭48−116888号公報に示すよう
に、略正方形である。
第１図に示す液晶を用いたマトリクス表示装置
は２枚のガラス基板１，１′に塗布した透明電極
Ｘ，Ｙの間に電圧を印加した際にこの間の液晶層
３が励起されて外部光の透過状態が制御される現
象を利用して表示を行う。これらの部材により、
全体として液晶表示パネル４を構成する。この場
合の透過光量は透明電極Ｘ，Ｙ間の実効電圧値に
依存することは周知である。ここでは第２図にお
ける黒色部を実効電圧が高く、「点灯」と称し、
その逆の白色部を「非点灯」と称する。
は２枚のガラス基板１，１′に塗布した透明電極
Ｘ，Ｙの間に電圧を印加した際にこの間の液晶層
３が励起されて外部光の透過状態が制御される現
象を利用して表示を行う。これらの部材により、
全体として液晶表示パネル４を構成する。この場
合の透過光量は透明電極Ｘ，Ｙ間の実効電圧値に
依存することは周知である。ここでは第２図にお
ける黒色部を実効電圧が高く、「点灯」と称し、
その逆の白色部を「非点灯」と称する。
次にこの構成の液晶表示パネルを用いて論理信
号の波形の表示を実現するための駆動回路の具体
的な実施例について第３図から第７図を用いて説
明する。
号の波形の表示を実現するための駆動回路の具体
的な実施例について第３図から第７図を用いて説
明する。
第３図は駆動回路の回路構成の一例であり、第
４図はその主要部の詳細図である。本実施例では
説明を簡単にするために第３図に示す様に４チヤ
ンネル表示（走査側電極数８本、X1〜X8）で信
号側電極数が５本（Y1〜Y5）で表示するものと
し、また、４チヤンネル分の表示論理データは、
既にラインメモリLM1〜LM4内にd1、d2、……、
d5の順序で記憶されているものとし、論理“１”
で点灯、論理“０”で非点灯の表示を行うものと
する。これはラインメモリ内データの一例であ
る。
４図はその主要部の詳細図である。本実施例では
説明を簡単にするために第３図に示す様に４チヤ
ンネル表示（走査側電極数８本、X1〜X8）で信
号側電極数が５本（Y1〜Y5）で表示するものと
し、また、４チヤンネル分の表示論理データは、
既にラインメモリLM1〜LM4内にd1、d2、……、
d5の順序で記憶されているものとし、論理“１”
で点灯、論理“０”で非点灯の表示を行うものと
する。これはラインメモリ内データの一例であ
る。
また走査側電極X1〜X8及び信号側電極Y1〜Y5
に印加する電圧波形すなわち、走査側選択回路１
５及び信号側選択回路１３の出力電圧は、ここで
例えば第５図に示すような信号波形とする。液晶
マトリクス表示装置は、電極交点の画素部に表示
データに応じたこれらの信号波形の差電圧を印加
して表示を達成する。走査側選択回路１５は、走
査側シフトレジスタ１６の論理出力X1′〜X8′によ
り制御され、論理‘1'で第５図ａの選択電圧Vs1
が出力され、論理‘0'で非選択電圧VNS1を出力す
る。また、信号側選択回路１３はラツチレジスタ
１２の論理出力d1′〜d5′で制御され、論理‘1'で
は、VY1を出力し、論理‘0'でVY2を出力するもの
とするが、このVY1及びVY2は、第５図ｂに示し
たVS2あるいはVNS2であり、切替え回路１７を介
した出力信号である。VY1及びVY2は、制御信号
CP1で切替えられ、CP1の論理が‘1'のときVY1＝
VS2、VY2＝VNS2、また論理‘0'のとき、VY1＝
VNS2、VY2＝VS2である。
に印加する電圧波形すなわち、走査側選択回路１
５及び信号側選択回路１３の出力電圧は、ここで
例えば第５図に示すような信号波形とする。液晶
マトリクス表示装置は、電極交点の画素部に表示
データに応じたこれらの信号波形の差電圧を印加
して表示を達成する。走査側選択回路１５は、走
査側シフトレジスタ１６の論理出力X1′〜X8′によ
り制御され、論理‘1'で第５図ａの選択電圧Vs1
が出力され、論理‘0'で非選択電圧VNS1を出力す
る。また、信号側選択回路１３はラツチレジスタ
１２の論理出力d1′〜d5′で制御され、論理‘1'で
は、VY1を出力し、論理‘0'でVY2を出力するもの
とするが、このVY1及びVY2は、第５図ｂに示し
たVS2あるいはVNS2であり、切替え回路１７を介
した出力信号である。VY1及びVY2は、制御信号
CP1で切替えられ、CP1の論理が‘1'のときVY1＝
VS2、VY2＝VNS2、また論理‘0'のとき、VY1＝
VNS2、VY2＝VS2である。
なお、液晶マトリクス表示装置のV1〜V6の電
圧レベルを有する駆動波形については、例えば特
願昭52−67044号公報で周知であり、また、駆動
波形の表示体の種類によつても異なるので、本実
施例では省略する。
圧レベルを有する駆動波形については、例えば特
願昭52−67044号公報で周知であり、また、駆動
波形の表示体の種類によつても異なるので、本実
施例では省略する。
第６図は、走査電極X1〜X8の駆動タイミング
を示したものである。Tlは１ライン選択時間で
ある。シフトレジスタ１６の出力信号X1′、X2′、
……は、順次Tlの期間論理‘1'となるよう制御さ
れる。したがつて、走査側選択回路１５の出力電
圧は、順次第５図ａに示した選択電圧VS1とな
り、これをTFのフレーム周期で繰返す。もちろ
ん、シフトレジスタ１６の出力論理が‘0'のとき
は非選択電圧VNS1を出力する。
を示したものである。Tlは１ライン選択時間で
ある。シフトレジスタ１６の出力信号X1′、X2′、
……は、順次Tlの期間論理‘1'となるよう制御さ
れる。したがつて、走査側選択回路１５の出力電
圧は、順次第５図ａに示した選択電圧VS1とな
り、これをTFのフレーム周期で繰返す。もちろ
ん、シフトレジスタ１６の出力論理が‘0'のとき
は非選択電圧VNS1を出力する。
一方、第３図において、１８はチヤンネルセレ
クタであり、ラインメモリLM1〜LM4は、第６
図のTlの２倍のタイミングに同期して切替えら
れる。ラインメモリLM1〜LM4内のデータd1、
d2、……d5転送クロツク（図示せず）により５ビ
ツトの直−並列変換レジスタ１１に転送される。
第４図の直−並列変換レジスタ１１内に記した数
値は、一例として、ラインメモリLM1の表示デ
ータが転送された状態を示したものである。この
並列データd1〜d5は、ラツチパルスLPにより、
ラツチレジスタ１２に一斉に転送され、d1′〜
d5′を出力し、次のラツチパルスを印加するまで、
d1′〜d5′は保持される。このd1′〜d5′は、前述のよ
うに、信号側選択回路１３の制御信号となり、切
替え回路１７で得られたVY1あるいはVY2の電圧
信号を選択的に切替え、信号電極Y1〜Y5に印加
する。
クタであり、ラインメモリLM1〜LM4は、第６
図のTlの２倍のタイミングに同期して切替えら
れる。ラインメモリLM1〜LM4内のデータd1、
d2、……d5転送クロツク（図示せず）により５ビ
ツトの直−並列変換レジスタ１１に転送される。
第４図の直−並列変換レジスタ１１内に記した数
値は、一例として、ラインメモリLM1の表示デ
ータが転送された状態を示したものである。この
並列データd1〜d5は、ラツチパルスLPにより、
ラツチレジスタ１２に一斉に転送され、d1′〜
d5′を出力し、次のラツチパルスを印加するまで、
d1′〜d5′は保持される。このd1′〜d5′は、前述のよ
うに、信号側選択回路１３の制御信号となり、切
替え回路１７で得られたVY1あるいはVY2の電圧
信号を選択的に切替え、信号電極Y1〜Y5に印加
する。
第７図は、主な制御信号、走査側及び信号側電
極印加信号、及び液晶画素に印加する電圧信号の
一部のタイミングを示したものである。以下、第
７図を用いて、本実施例の動作を説明する。
極印加信号、及び液晶画素に印加する電圧信号の
一部のタイミングを示したものである。以下、第
７図を用いて、本実施例の動作を説明する。
走査側電極の電圧印加のタイミングについて
は、X1、X2、……で示したように、第６図と全
く同じである。
は、X1、X2、……で示したように、第６図と全
く同じである。
信号側の直−並列変換レジスタ１１に転送され
るラインメモリLM1〜LM4からのデータ信号d1
〜d5は、対となる（x1とx2、x3とx4、……）各チ
ヤンネルの走査電極に、選択電圧VS1が印加され
る以前に確立される。例えば、第１チヤンネルで
は、x1とx2の選択期間（T1a＋T1b）の以前の期
間T4bで、ラインメモリLM1のデータD1（d1〜d5）
が、直−並列変換レジスタ１１に転送を完了す
る。
るラインメモリLM1〜LM4からのデータ信号d1
〜d5は、対となる（x1とx2、x3とx4、……）各チ
ヤンネルの走査電極に、選択電圧VS1が印加され
る以前に確立される。例えば、第１チヤンネルで
は、x1とx2の選択期間（T1a＋T1b）の以前の期
間T4bで、ラインメモリLM1のデータD1（d1〜d5）
が、直−並列変換レジスタ１１に転送を完了す
る。
ラツチパルスLPは、この直後に印加され、そ
の周期は２×Tlであるので、ラツチレジスタ１
２の出力d1′〜d5′はこの期間保持される。ラツチ
のタイミングは、具体的にはt0、t1、……t3のタ
イミングである。
の周期は２×Tlであるので、ラツチレジスタ１
２の出力d1′〜d5′はこの期間保持される。ラツチ
のタイミングは、具体的にはt0、t1、……t3のタ
イミングである。
一方、切替え回路１７の制御信号CP1は、Tlの
周期で‘1'‘0'を繰返す信号であるので、VY1及
びVY2の電圧は、第５図ｂに示した選択電圧VS2
と非選択電圧VNS2が交互に切替つた信号となる。
周期で‘1'‘0'を繰返す信号であるので、VY1及
びVY2の電圧は、第５図ｂに示した選択電圧VS2
と非選択電圧VNS2が交互に切替つた信号となる。
すなわち、２×Tlの周期の前半の期間T1a、
T2a、……T4aでは、dn′が論理‘1'のとき選択電
圧VS2を出力し、‘0'のとき非選択電圧VNS2を出
力する。また、後半の期間T1b、T2b、……、
T4bでは、前半とは逆に、dn′の論理が‘1'のとき
に非選択電圧VNS2を出力し、‘0'のとき選択電圧
VS2を出力する。第７図のY1、Y2は、これらの波
形を１フレーム周期TFについて示したものであ
る。
T2a、……T4aでは、dn′が論理‘1'のとき選択電
圧VS2を出力し、‘0'のとき非選択電圧VNS2を出
力する。また、後半の期間T1b、T2b、……、
T4bでは、前半とは逆に、dn′の論理が‘1'のとき
に非選択電圧VNS2を出力し、‘0'のとき選択電圧
VS2を出力する。第７図のY1、Y2は、これらの波
形を１フレーム周期TFについて示したものであ
る。
したがつて、液晶の画素部には、走査側電極と
信号側電極の印加電圧の差電圧（Xn−Yn）が印
加するので、例えば点灯部にはX1−Y1、非点灯
部にはX1−Y2の第７図に示した波形の電圧が印
加し、この電圧波形の実効値の大小により、表示
が達成できることになる。
信号側電極の印加電圧の差電圧（Xn−Yn）が印
加するので、例えば点灯部にはX1−Y1、非点灯
部にはX1−Y2の第７図に示した波形の電圧が印
加し、この電圧波形の実効値の大小により、表示
が達成できることになる。
以上の動作から判るように、論理信号の波形表
示においては、２本の走査ラインで１つのチヤン
ネルの情報を表わしており、第１のラインと第２
のラインの表示は常に反転している。したがつ
て、従来のマトリクス表示装置では、少なくとも
表示画素数と同容量の記憶容量のラインメモリ群
が必要であつたが、本実施例によれば、その半分
の記憶容量のメモリで、論理信号の波形表示が達
成できる。また、CRTを用いた表示装置に比べ、
小形化及び低電力化が可能になる。
示においては、２本の走査ラインで１つのチヤン
ネルの情報を表わしており、第１のラインと第２
のラインの表示は常に反転している。したがつ
て、従来のマトリクス表示装置では、少なくとも
表示画素数と同容量の記憶容量のラインメモリ群
が必要であつたが、本実施例によれば、その半分
の記憶容量のメモリで、論理信号の波形表示が達
成できる。また、CRTを用いた表示装置に比べ、
小形化及び低電力化が可能になる。
上記第１の実施例では信号側の駆動回路に、走
査側電極を線順次走査するためのタイミング信号
に同期して発生する切換パルスCP1により選択電
圧または非選択電圧の切換操作を行う切換回路１
７を用いたが、第８図に示す第２の実施例では第
３図及び第４図の実施例における切換回路１７を
省き、信号側選択回路１３との間に反転回路２１
を設けたものである。この反転回路２１は、具体
的には第１０図に示すようなエクスクルーシブ・
ノア回路２２群で構成され、前記第１の実施例と
全く同じタイミングで動作させることができる。
査側電極を線順次走査するためのタイミング信号
に同期して発生する切換パルスCP1により選択電
圧または非選択電圧の切換操作を行う切換回路１
７を用いたが、第８図に示す第２の実施例では第
３図及び第４図の実施例における切換回路１７を
省き、信号側選択回路１３との間に反転回路２１
を設けたものである。この反転回路２１は、具体
的には第１０図に示すようなエクスクルーシブ・
ノア回路２２群で構成され、前記第１の実施例と
全く同じタイミングで動作させることができる。
すなわち、前記２×Tlの周期の前半（CP1＝
１）では、反転回路２１の出力d1′′〜d5′′が、表示
データd1′〜d5′〜と全く同じになり、d′′nが論理
‘1'のとき選択電圧VS2、‘0'のとき非選択電圧
VNS2を出力し、また後半（CP1＝０）では、表示
データd1′〜d5′が反転するので、dn′′の論理が‘1'
のとき非選択電圧VNS2、‘0'のとき選択電圧VS2
を出力する。
１）では、反転回路２１の出力d1′′〜d5′′が、表示
データd1′〜d5′〜と全く同じになり、d′′nが論理
‘1'のとき選択電圧VS2、‘0'のとき非選択電圧
VNS2を出力し、また後半（CP1＝０）では、表示
データd1′〜d5′が反転するので、dn′′の論理が‘1'
のとき非選択電圧VNS2、‘0'のとき選択電圧VS2
を出力する。
したがつて、前記第７図と走査側及び信号側と
もに全く同じ波形の信号が得られる。
もに全く同じ波形の信号が得られる。
さらに、第９図に第３の実施例を示す。第９図
は、前記直−並列変換レジスタ１１の前段に電子
スイツチ３２を設け、一方の入力を表示データ
DIN側とし、他方の入力を、前記直−並列変換レ
ジスタ１１の直列出力データDoutをインバータ
３１で反転データ（＝IN）としたもので、前記
第１の実施例における切替え回路１７をなくした
ものである。
は、前記直−並列変換レジスタ１１の前段に電子
スイツチ３２を設け、一方の入力を表示データ
DIN側とし、他方の入力を、前記直−並列変換レ
ジスタ１１の直列出力データDoutをインバータ
３１で反転データ（＝IN）としたもので、前記
第１の実施例における切替え回路１７をなくした
ものである。
第１１図は、本実施例の直−並列変換レジスタ
１１に転送されるデータと、ラツチパルスLP′の
タイミングを示したものである。
１１に転送されるデータと、ラツチパルスLP′の
タイミングを示したものである。
直−並列変換レジスタ１１には、第１１図のタ
イミングでデータが転送される。すなわち、Tl
の期間で前半で真のデータを転送し、後半でこれ
の反転データを転送するラツチパルスLP′のタイ
ミングは、前記実施例と異なり、Tlのタイミン
グで印加されるので、ラツチレジスタ１２の出力
d1′′〜d5′′は、前記第２の実施例と全く同じにな
る。したがつて、第１、第２の実施例と全く同じ
駆動波形が得られる。
イミングでデータが転送される。すなわち、Tl
の期間で前半で真のデータを転送し、後半でこれ
の反転データを転送するラツチパルスLP′のタイ
ミングは、前記実施例と異なり、Tlのタイミン
グで印加されるので、ラツチレジスタ１２の出力
d1′′〜d5′′は、前記第２の実施例と全く同じにな
る。したがつて、第１、第２の実施例と全く同じ
駆動波形が得られる。
なお、以上の実施例では液晶表示パネルを用い
て説明したが本発明の内容はこれに限定されるこ
となく、例えばエレクトロルミネセンス素子、プ
ラズマデイスプレイ素子等を用いたマトリクス型
表示パネルにも適用可能であることは言うまでも
ない。
て説明したが本発明の内容はこれに限定されるこ
となく、例えばエレクトロルミネセンス素子、プ
ラズマデイスプレイ素子等を用いたマトリクス型
表示パネルにも適用可能であることは言うまでも
ない。
第１図は液晶表示パネルの断面構造を示す図、
第２図は本発明に適用される液晶表示パネルの電
極の構成を示す説明図、第３図は本発明に係るマ
トリクス表示装置の一実施例を示すブロツク図、
第４図は第３図の主要部の詳細を示す回路図、第
５図は走査側電極及び信号側電極に印加される電
圧波形を示す説明図、第６図は走査側駆動回路の
動作を説明するためのタイミングチヤート、第７
図は第３図及び第４図の各部の動作状態を説明す
るためのタイミングチヤート、第８図は本発明の
第２実施例図、第９図は本発明の第３実施例図、
第１０図は第８図の一部分の具体的構成例図、第
１１図は第９図の動作タイミング説明図である。 ４……液晶表示パネル、１１……直−並列変換
レジスター、１２……ラツチレジスタ、１３……
信号側選択回路、１５……走査側選択回路、１７
……切換え回路、２１……反転回路、３１……イ
ンバータ。
第２図は本発明に適用される液晶表示パネルの電
極の構成を示す説明図、第３図は本発明に係るマ
トリクス表示装置の一実施例を示すブロツク図、
第４図は第３図の主要部の詳細を示す回路図、第
５図は走査側電極及び信号側電極に印加される電
圧波形を示す説明図、第６図は走査側駆動回路の
動作を説明するためのタイミングチヤート、第７
図は第３図及び第４図の各部の動作状態を説明す
るためのタイミングチヤート、第８図は本発明の
第２実施例図、第９図は本発明の第３実施例図、
第１０図は第８図の一部分の具体的構成例図、第
１１図は第９図の動作タイミング説明図である。 ４……液晶表示パネル、１１……直−並列変換
レジスター、１２……ラツチレジスタ、１３……
信号側選択回路、１５……走査側選択回路、１７
……切換え回路、２１……反転回路、３１……イ
ンバータ。
Claims (1)
- 【特許請求の範囲】 １ ２本の走査電極を一対とした複数対の走査側
電極と複数本の信号側電極とをマトリクス状に配
設した表示パネルと、一連の複数個の論理信号を
順次、記憶し並列出力する直並列変換レジスタ
と、該直並列変換レジスタの並列出力を保持する
ラツチレジスタと、前記走査電極と同数の出力端
を有し、該出力端から順次１パルスずつシフトさ
れたタイミング信号を一定周期毎に出力するタイ
ミングパルス発生器と、前記タイミング信号に同
期して交互に２種類の信号側印加電圧を発生する
切換回路と、該切換回路の出力を受けて前記ラツ
チ回路の出力に基づいて２種類の信号側印加電圧
を選択的に前記信号側電極に供給する信号側選択
回路と、前記タイミングパルス発生器からの出力
信号に基づいて順次、前記走査側電極に選択電圧
を供給する走査側選択回路とを具備してなるマト
リクス表示装置。 ２ 前記複数対の走査電極の隣接する対間の間隔
を一対の走査電極の間隔より長くしたことを特徴
とする特許請求の範囲第１項に記載のマトリクス
表示装置。 ３ ２本の走査電極を一対とした複数対の走査側
電極と複数本の信号側電極とをマトリクス状に配
設した表示パネルと、一連の複数個の論理信号を
順次、記憶し並列出力する直並列変換レジスタ
と、該直並列変換レジスタの並列出力を保持する
ラツチレジスタと、前記走査電極と同数の出力端
を有し、該出力端から順次１パルスずつシフトさ
れたタイミング信号を一定周期毎に出力するタイ
ミングパルス発生器と、前記ラツチレジスタの出
力を前記タイミング信号に同期して反転させる反
転回路と、該反転回路の出力に基づいて２種類の
信号側印加電圧を選択的に前記信号側電極に供給
する信号側選択回路と、前記タイミングパルス発
生器からの出力信号に基づいて順次、前記走査側
電極に選択電圧を供給する走査側選択回路とを具
備してなるマトリクス表示装置。 ４ 前記複数対の走査電極の隣接する対間の間隔
を一対の走査電極の間隔より長くしたことを特徴
とする特許請求の範囲第３項に記載のマトリクス
表示装置。 ５ ２本の走査電極を一対とした複数対の走査側
電極と複数本の信号側電極とをマトリクス状に配
設した表示パネルと、一連の複数個の論理信号を
順次、記憶し並列出力する直並列変換レジスタ
と、該直並列変換レジスタの入力側に設けられ該
直並列変換レジスタへの入力信号の切換を行うス
イツチと、前記直並列変換レジスタの直列信号出
力端と前記スイツチとの間に設けられるインバー
タと、前記直並列変換レジスタの並列出力を保持
するラツチレジスタと、前記走査電極と同数の出
力端を有し、該出力端から順次１パルスずつシフ
トされたタイミング信号を一定周期毎に出力する
タイミングパルス発生器と、前記ラツチレジスタ
の出力に基づいて２種類の信号側印加電圧を選択
的に前記信号側電極に供給する信号側選択回路
と、前記タイミングパルス発生器からの出力信号
に基づいて順次、前記走査側電極に選択電圧を供
給する走査側選択回路とを具備してなり、前記ス
イツチを前記タイミング信号に同期して切換操作
することを特徴とするマトリクス表示装置。 ６ 前記複数対の走査電極の隣接する対間の間隔
を一対の走査電極の間隔より長くしたことを特徴
とする特許請求の範囲第５項に記載のマトリクス
表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6647980A JPS56162790A (en) | 1980-05-21 | 1980-05-21 | Matrix display unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6647980A JPS56162790A (en) | 1980-05-21 | 1980-05-21 | Matrix display unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56162790A JPS56162790A (en) | 1981-12-14 |
| JPS6329746B2 true JPS6329746B2 (ja) | 1988-06-15 |
Family
ID=13316949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6647980A Granted JPS56162790A (en) | 1980-05-21 | 1980-05-21 | Matrix display unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56162790A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02140346U (ja) * | 1989-04-20 | 1990-11-22 |
-
1980
- 1980-05-21 JP JP6647980A patent/JPS56162790A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02140346U (ja) * | 1989-04-20 | 1990-11-22 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56162790A (en) | 1981-12-14 |
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