JPS6329556A - マルチチツプモジユ−ル - Google Patents

マルチチツプモジユ−ル

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JPS6329556A
JPS6329556A JP17159486A JP17159486A JPS6329556A JP S6329556 A JPS6329556 A JP S6329556A JP 17159486 A JP17159486 A JP 17159486A JP 17159486 A JP17159486 A JP 17159486A JP S6329556 A JPS6329556 A JP S6329556A
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JP
Japan
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compound semiconductor
wiring board
gaas compound
wiring
chip
Prior art date
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Pending
Application number
JP17159486A
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English (en)
Inventor
Shuichi Nakagami
中上 修一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
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Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マルチチップモジュールに関し、特にガリウ
ムヒ素(GaAs )化合物半導体よりなる半導体チッ
プをマルチに搭載することのできるモジュール構造に関
する。
〔従来の技術〕
マルチチップモジュールの構造の一例として、複数の半
導体素子を、そのバンプ(突起電極)Kより、配線基板
に接合し、該配線基板をパッケージベースに固着し、該
配線基板と外部リードとを導通し、キャップで気密封止
し、放熱フィンを取付けしてなる主要構造を有するもの
がある。
この場合、半導体素子としてGaA s化合物半導体よ
りなるものを用いようとする場合、このGaAsチップ
の熱膨張係数は一般シて6 X 10−’/l:”であ
り、このチップを接合する配線基板としてはこれと熱膨
張係数の近い(一般に6〜7 X 10’/C)アルミ
ナセラミック製のものを使用することが考えられろ。事
実、この配線基板を固着させるパンケージベースにはア
ルミナセラミック製のものが用いられているので、その
面からも都合が良い。
しかし、アルミナセラミック製配線基板ではそのパター
ン加工精度が悪く、高密度実装するためには当該基板を
一般に7層以上もの多層に構成する必要がある。また、
アルミナセラミック製配線基板ではグリーンシートの焼
成などにより作られるので、白該配線基板をウェハプロ
セスで作るということができない。
したがって、微細配線はでき難いし、配線基板の層、数
カ)炙<なり過ぎコスト高になるなど問題が多い。
なお、上記のごときチルテチップモジュールについて記
述した文献の例として、日経マグロウヒル社発行「日経
エレクトロニクスj1984年11月号があげられる。
〔発明が解決しようとする問題点〕
本発明は上記のごときマルチチップモジュールにおいて
、GaAs化合物半導体製チップをマルチに搭載できる
途を開拓し、かつ、チップと配線基板とパッケージ間の
熱膨張係数差による応力の発生を防止し、しかも、配線
基板をウェハプロセスで高精度に加工を可能とし、少な
い配線層での高密度実装を可能とし、コストの安いマル
チチップモジュールを提供することを目的としたもので
ある。
不発明の前記ならびにそのほかの目的と新規な特徴は、
不明細嘗の記述および添付図面からあきらかになるであ
ろう。
C問題点を解決するための手段〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
すなわち、本発明においてはG a A s化合物半導
体製チップを、同様にGaAs化合物半導体製の配線基
板にマルチに搭載し、このようにチップをマルチに搭載
した配線基板を、アルミナセラミックパッケージベース
に固着してなる主要構造を有するマルチチップモジュー
ルとしたものである。
〔作用〕
上記により、配線基板は、G a A s化合物半導体
ウェハにより製造することかでケ、ウェハプロセスによ
る高精度の加工が可能で、微細配線を行なうことができ
、また、少ない配線層で十分な高密度実装が可能であり
、半導体チップとの間との熱膨張係数のマツチング(整
合)を行なうことができるとともに、パッケージベース
との間においても同様に熱膨張係数のマツチングを行な
うことができ、したがって、熱膨張係数差による応力が
、破断の起こり易いチップと配線基板との接合部にかか
り難く、当該接合部の破断を防止することができ、信頼
性を向上させることができる。
〔実施例〕
次に、本発明を適用した半導体装置の実施例を、図面に
基づいて説明する。
実施例1゜ 第1図に示す例について説明する。G a A s化合
物半導体よりなる半導体チップ1を、その接続端子2に
より、GaAs化合物半導体よりなる配線基板3に接合
する。半導体素子(チップ)1は、GaAs単結晶基板
から成り、周知の技術によってこのチップ内には多数の
回路素子が形成され、1つの回路機能が与えられている
。回路素子の具体例は、例えばMOS)ランジスタから
成り、これらの回路素子によって、例えば論理回路およ
びメモリの回路機能が形成されている。
チップ1は、論理回路素子やメモリ回路素子などを組合
せて配設され、方形のチップ11は、方形の配線基板3
に、例えば6ケマルチに接合されている。
当該チップ1はいわゆるフェイスダウンポンディングに
より配線基板3に接合され、当該接続端子2は、例えば
チップl内のA!電極配線のポンディングパッド上にバ
リヤ金属(Cr−Cu−Au)を介して5b−Pb(半
田)を用いて半°球状のバンプ(突起tffl)を形成
したものが例示される。
この接合の例は、いわゆるCCB(コンドロールド・コ
ラップス・ボンディング)方式により行われる。
配線基板3は、上記のようにGaAs化合物半導体より
なり、ウェハにおいて、各種周知の配線技術により微細
配線が施されている。
配線基板30チツプ1を接合している側の反対面を、パ
ッケージベース4に固着させる。
配線基板3と外部リード5とは例えばAA線より成るコ
ネクタ用ワイヤ6により導通をとる。
チップ10A2電極配線(内部配線)と接続端子2を介
して導通した配線基板3の配線は、このコネクタ用ワイ
ヤ6を経て、外部リード5と接続され、チップ1内の信
号が外部リード5より入出力される。
パッケージベース4は、例えばアルミナセラミック材よ
り成る。
上記リード5は、当該ペース4と枠体7との間に介在し
ており、該枠体7にはキャップ8を取付けする。
パッケージベース4の他方の面には、第1図に示すよう
に、放熱フィン9を取付けする。第1図に示すように、
フラットリードが引き出しされたマルチチップモジュー
ルが得られる。
実施例2゜ 第2図はピングリッドアレイタイプに構成したもので、
実施例1と同様の構成より成る。ただし、パッケージベ
ース4の裏面より外部リード5が垂直方向に引出されて
いる。
本発明によれば、上記実施例1および2に示すように、
G a A s化合物半導体製チップ1を同様にGaA
s化合物半導体よりなる配線基板にマルチに接合し、こ
のようにチップ1をマルチに接合した配線基板3を、ア
ルミナセラミック製パッケージベース4に固着してなる
。これにより、配線基板3は、G a A s化合物半
導体ウェハにより製造することができ、ウェハプロセス
による高精度の加工が可能で、微細配線を行なうことが
でき、また、少ない配線層で十分な高密度実装が可能で
ある。
さらに、半導体チップ1との間との熱膨張係数のマツチ
ング(整合)を行なうことができるとともに、パッケー
ジベース4との間においても同様に熱膨張係数のマツチ
ングを行なうことができ、したがって、熱膨張係数差に
よる応力が、破断の起こり易いチップ1と配線基板3と
の接合部2にかかり難(、当該接合部2の破断を防止す
ることができ、信頼性を向上させることができた。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で稽々変更可
能であることはいうまでもない。
本発明は上記実施例で示したマルチチップモジュールの
他に各種形式のマルチチップモジュールにも適用できる
〔発明の効果〕
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
すなわち、本発明によれば熱膨張係数の整合が行われ、
高信頼性のG a A s系マルチチップモジュールを
得ることができた。
【図面の簡単な説明】
第1図は本発明の実施例を示す断面図、第2図は本発明
の他の実施例を示す断面図である。 1・・・半導体素子、2・・・接続端子、3・・・配線
基板、4・・・パッケージベース、5・・・外fB 1
,1− )”、6・・・コネクタ用ワイヤ、7・・・枠
、8・・・キャップ、9・・・散策  1   口 第  2  図

Claims (1)

  1. 【特許請求の範囲】 1、複数のGaAs化合物半導体製半導体素子をその接
    続端子によりGaAs化合物半導体製配線基板に接続し
    、当該配線基板を、該基板の熱膨張係数に近似した熱、
    膨張係数をもつパッケージベースに固着し、当該配線基
    板と外部リードとを導通してなる主要構造を有して成る
    ことを特徴とするマルチチップモジュール。 2、パッケージベースが、アルミナセラミック材より成
    る特許請求の範囲第1項記載のマルチチップモジュール
JP17159486A 1986-07-23 1986-07-23 マルチチツプモジユ−ル Pending JPS6329556A (ja)

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JP17159486A JPS6329556A (ja) 1986-07-23 1986-07-23 マルチチツプモジユ−ル

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JP17159486A JPS6329556A (ja) 1986-07-23 1986-07-23 マルチチツプモジユ−ル

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JPS6329556A true JPS6329556A (ja) 1988-02-08

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JP17159486A Pending JPS6329556A (ja) 1986-07-23 1986-07-23 マルチチツプモジユ−ル

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