JPS6329556A - マルチチツプモジユ−ル - Google Patents
マルチチツプモジユ−ルInfo
- Publication number
- JPS6329556A JPS6329556A JP17159486A JP17159486A JPS6329556A JP S6329556 A JPS6329556 A JP S6329556A JP 17159486 A JP17159486 A JP 17159486A JP 17159486 A JP17159486 A JP 17159486A JP S6329556 A JPS6329556 A JP S6329556A
- Authority
- JP
- Japan
- Prior art keywords
- compound semiconductor
- wiring board
- gaas compound
- wiring
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 30
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims abstract description 20
- -1 GaAs compound Chemical class 0.000 claims abstract description 18
- PNEYBMLMFCGWSK-UHFFFAOYSA-N Alumina Chemical compound [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 229910010293 ceramic material Inorganic materials 0.000 claims description 2
- 238000000034 method Methods 0.000 abstract description 8
- 230000015556 catabolic process Effects 0.000 abstract 3
- 239000000919 ceramic Substances 0.000 abstract 1
- 238000003754 machining Methods 0.000 abstract 1
- 235000012431 wafers Nutrition 0.000 description 7
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical class [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000010304 firing Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
Landscapes
- Die Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マルチチップモジュールに関し、特にガリウ
ムヒ素(GaAs )化合物半導体よりなる半導体チッ
プをマルチに搭載することのできるモジュール構造に関
する。
ムヒ素(GaAs )化合物半導体よりなる半導体チッ
プをマルチに搭載することのできるモジュール構造に関
する。
マルチチップモジュールの構造の一例として、複数の半
導体素子を、そのバンプ(突起電極)Kより、配線基板
に接合し、該配線基板をパッケージベースに固着し、該
配線基板と外部リードとを導通し、キャップで気密封止
し、放熱フィンを取付けしてなる主要構造を有するもの
がある。
導体素子を、そのバンプ(突起電極)Kより、配線基板
に接合し、該配線基板をパッケージベースに固着し、該
配線基板と外部リードとを導通し、キャップで気密封止
し、放熱フィンを取付けしてなる主要構造を有するもの
がある。
この場合、半導体素子としてGaA s化合物半導体よ
りなるものを用いようとする場合、このGaAsチップ
の熱膨張係数は一般シて6 X 10−’/l:”であ
り、このチップを接合する配線基板としてはこれと熱膨
張係数の近い(一般に6〜7 X 10’/C)アルミ
ナセラミック製のものを使用することが考えられろ。事
実、この配線基板を固着させるパンケージベースにはア
ルミナセラミック製のものが用いられているので、その
面からも都合が良い。
りなるものを用いようとする場合、このGaAsチップ
の熱膨張係数は一般シて6 X 10−’/l:”であ
り、このチップを接合する配線基板としてはこれと熱膨
張係数の近い(一般に6〜7 X 10’/C)アルミ
ナセラミック製のものを使用することが考えられろ。事
実、この配線基板を固着させるパンケージベースにはア
ルミナセラミック製のものが用いられているので、その
面からも都合が良い。
しかし、アルミナセラミック製配線基板ではそのパター
ン加工精度が悪く、高密度実装するためには当該基板を
一般に7層以上もの多層に構成する必要がある。また、
アルミナセラミック製配線基板ではグリーンシートの焼
成などにより作られるので、白該配線基板をウェハプロ
セスで作るということができない。
ン加工精度が悪く、高密度実装するためには当該基板を
一般に7層以上もの多層に構成する必要がある。また、
アルミナセラミック製配線基板ではグリーンシートの焼
成などにより作られるので、白該配線基板をウェハプロ
セスで作るということができない。
したがって、微細配線はでき難いし、配線基板の層、数
カ)炙<なり過ぎコスト高になるなど問題が多い。
カ)炙<なり過ぎコスト高になるなど問題が多い。
なお、上記のごときチルテチップモジュールについて記
述した文献の例として、日経マグロウヒル社発行「日経
エレクトロニクスj1984年11月号があげられる。
述した文献の例として、日経マグロウヒル社発行「日経
エレクトロニクスj1984年11月号があげられる。
本発明は上記のごときマルチチップモジュールにおいて
、GaAs化合物半導体製チップをマルチに搭載できる
途を開拓し、かつ、チップと配線基板とパッケージ間の
熱膨張係数差による応力の発生を防止し、しかも、配線
基板をウェハプロセスで高精度に加工を可能とし、少な
い配線層での高密度実装を可能とし、コストの安いマル
チチップモジュールを提供することを目的としたもので
ある。
、GaAs化合物半導体製チップをマルチに搭載できる
途を開拓し、かつ、チップと配線基板とパッケージ間の
熱膨張係数差による応力の発生を防止し、しかも、配線
基板をウェハプロセスで高精度に加工を可能とし、少な
い配線層での高密度実装を可能とし、コストの安いマル
チチップモジュールを提供することを目的としたもので
ある。
不発明の前記ならびにそのほかの目的と新規な特徴は、
不明細嘗の記述および添付図面からあきらかになるであ
ろう。
不明細嘗の記述および添付図面からあきらかになるであ
ろう。
C問題点を解決するための手段〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、本発明においてはG a A s化合物半導
体製チップを、同様にGaAs化合物半導体製の配線基
板にマルチに搭載し、このようにチップをマルチに搭載
した配線基板を、アルミナセラミックパッケージベース
に固着してなる主要構造を有するマルチチップモジュー
ルとしたものである。
体製チップを、同様にGaAs化合物半導体製の配線基
板にマルチに搭載し、このようにチップをマルチに搭載
した配線基板を、アルミナセラミックパッケージベース
に固着してなる主要構造を有するマルチチップモジュー
ルとしたものである。
上記により、配線基板は、G a A s化合物半導体
ウェハにより製造することかでケ、ウェハプロセスによ
る高精度の加工が可能で、微細配線を行なうことができ
、また、少ない配線層で十分な高密度実装が可能であり
、半導体チップとの間との熱膨張係数のマツチング(整
合)を行なうことができるとともに、パッケージベース
との間においても同様に熱膨張係数のマツチングを行な
うことができ、したがって、熱膨張係数差による応力が
、破断の起こり易いチップと配線基板との接合部にかか
り難く、当該接合部の破断を防止することができ、信頼
性を向上させることができる。
ウェハにより製造することかでケ、ウェハプロセスによ
る高精度の加工が可能で、微細配線を行なうことができ
、また、少ない配線層で十分な高密度実装が可能であり
、半導体チップとの間との熱膨張係数のマツチング(整
合)を行なうことができるとともに、パッケージベース
との間においても同様に熱膨張係数のマツチングを行な
うことができ、したがって、熱膨張係数差による応力が
、破断の起こり易いチップと配線基板との接合部にかか
り難く、当該接合部の破断を防止することができ、信頼
性を向上させることができる。
次に、本発明を適用した半導体装置の実施例を、図面に
基づいて説明する。
基づいて説明する。
実施例1゜
第1図に示す例について説明する。G a A s化合
物半導体よりなる半導体チップ1を、その接続端子2に
より、GaAs化合物半導体よりなる配線基板3に接合
する。半導体素子(チップ)1は、GaAs単結晶基板
から成り、周知の技術によってこのチップ内には多数の
回路素子が形成され、1つの回路機能が与えられている
。回路素子の具体例は、例えばMOS)ランジスタから
成り、これらの回路素子によって、例えば論理回路およ
びメモリの回路機能が形成されている。
物半導体よりなる半導体チップ1を、その接続端子2に
より、GaAs化合物半導体よりなる配線基板3に接合
する。半導体素子(チップ)1は、GaAs単結晶基板
から成り、周知の技術によってこのチップ内には多数の
回路素子が形成され、1つの回路機能が与えられている
。回路素子の具体例は、例えばMOS)ランジスタから
成り、これらの回路素子によって、例えば論理回路およ
びメモリの回路機能が形成されている。
チップ1は、論理回路素子やメモリ回路素子などを組合
せて配設され、方形のチップ11は、方形の配線基板3
に、例えば6ケマルチに接合されている。
せて配設され、方形のチップ11は、方形の配線基板3
に、例えば6ケマルチに接合されている。
当該チップ1はいわゆるフェイスダウンポンディングに
より配線基板3に接合され、当該接続端子2は、例えば
チップl内のA!電極配線のポンディングパッド上にバ
リヤ金属(Cr−Cu−Au)を介して5b−Pb(半
田)を用いて半°球状のバンプ(突起tffl)を形成
したものが例示される。
より配線基板3に接合され、当該接続端子2は、例えば
チップl内のA!電極配線のポンディングパッド上にバ
リヤ金属(Cr−Cu−Au)を介して5b−Pb(半
田)を用いて半°球状のバンプ(突起tffl)を形成
したものが例示される。
この接合の例は、いわゆるCCB(コンドロールド・コ
ラップス・ボンディング)方式により行われる。
ラップス・ボンディング)方式により行われる。
配線基板3は、上記のようにGaAs化合物半導体より
なり、ウェハにおいて、各種周知の配線技術により微細
配線が施されている。
なり、ウェハにおいて、各種周知の配線技術により微細
配線が施されている。
配線基板30チツプ1を接合している側の反対面を、パ
ッケージベース4に固着させる。
ッケージベース4に固着させる。
配線基板3と外部リード5とは例えばAA線より成るコ
ネクタ用ワイヤ6により導通をとる。
ネクタ用ワイヤ6により導通をとる。
チップ10A2電極配線(内部配線)と接続端子2を介
して導通した配線基板3の配線は、このコネクタ用ワイ
ヤ6を経て、外部リード5と接続され、チップ1内の信
号が外部リード5より入出力される。
して導通した配線基板3の配線は、このコネクタ用ワイ
ヤ6を経て、外部リード5と接続され、チップ1内の信
号が外部リード5より入出力される。
パッケージベース4は、例えばアルミナセラミック材よ
り成る。
り成る。
上記リード5は、当該ペース4と枠体7との間に介在し
ており、該枠体7にはキャップ8を取付けする。
ており、該枠体7にはキャップ8を取付けする。
パッケージベース4の他方の面には、第1図に示すよう
に、放熱フィン9を取付けする。第1図に示すように、
フラットリードが引き出しされたマルチチップモジュー
ルが得られる。
に、放熱フィン9を取付けする。第1図に示すように、
フラットリードが引き出しされたマルチチップモジュー
ルが得られる。
実施例2゜
第2図はピングリッドアレイタイプに構成したもので、
実施例1と同様の構成より成る。ただし、パッケージベ
ース4の裏面より外部リード5が垂直方向に引出されて
いる。
実施例1と同様の構成より成る。ただし、パッケージベ
ース4の裏面より外部リード5が垂直方向に引出されて
いる。
本発明によれば、上記実施例1および2に示すように、
G a A s化合物半導体製チップ1を同様にGaA
s化合物半導体よりなる配線基板にマルチに接合し、こ
のようにチップ1をマルチに接合した配線基板3を、ア
ルミナセラミック製パッケージベース4に固着してなる
。これにより、配線基板3は、G a A s化合物半
導体ウェハにより製造することができ、ウェハプロセス
による高精度の加工が可能で、微細配線を行なうことが
でき、また、少ない配線層で十分な高密度実装が可能で
ある。
G a A s化合物半導体製チップ1を同様にGaA
s化合物半導体よりなる配線基板にマルチに接合し、こ
のようにチップ1をマルチに接合した配線基板3を、ア
ルミナセラミック製パッケージベース4に固着してなる
。これにより、配線基板3は、G a A s化合物半
導体ウェハにより製造することができ、ウェハプロセス
による高精度の加工が可能で、微細配線を行なうことが
でき、また、少ない配線層で十分な高密度実装が可能で
ある。
さらに、半導体チップ1との間との熱膨張係数のマツチ
ング(整合)を行なうことができるとともに、パッケー
ジベース4との間においても同様に熱膨張係数のマツチ
ングを行なうことができ、したがって、熱膨張係数差に
よる応力が、破断の起こり易いチップ1と配線基板3と
の接合部2にかかり難(、当該接合部2の破断を防止す
ることができ、信頼性を向上させることができた。
ング(整合)を行なうことができるとともに、パッケー
ジベース4との間においても同様に熱膨張係数のマツチ
ングを行なうことができ、したがって、熱膨張係数差に
よる応力が、破断の起こり易いチップ1と配線基板3と
の接合部2にかかり難(、当該接合部2の破断を防止す
ることができ、信頼性を向上させることができた。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で稽々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で稽々変更可
能であることはいうまでもない。
本発明は上記実施例で示したマルチチップモジュールの
他に各種形式のマルチチップモジュールにも適用できる
。
他に各種形式のマルチチップモジュールにも適用できる
。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
すなわち、本発明によれば熱膨張係数の整合が行われ、
高信頼性のG a A s系マルチチップモジュールを
得ることができた。
高信頼性のG a A s系マルチチップモジュールを
得ることができた。
第1図は本発明の実施例を示す断面図、第2図は本発明
の他の実施例を示す断面図である。 1・・・半導体素子、2・・・接続端子、3・・・配線
基板、4・・・パッケージベース、5・・・外fB 1
,1− )”、6・・・コネクタ用ワイヤ、7・・・枠
、8・・・キャップ、9・・・散策 1 口 第 2 図
の他の実施例を示す断面図である。 1・・・半導体素子、2・・・接続端子、3・・・配線
基板、4・・・パッケージベース、5・・・外fB 1
,1− )”、6・・・コネクタ用ワイヤ、7・・・枠
、8・・・キャップ、9・・・散策 1 口 第 2 図
Claims (1)
- 【特許請求の範囲】 1、複数のGaAs化合物半導体製半導体素子をその接
続端子によりGaAs化合物半導体製配線基板に接続し
、当該配線基板を、該基板の熱膨張係数に近似した熱、
膨張係数をもつパッケージベースに固着し、当該配線基
板と外部リードとを導通してなる主要構造を有して成る
ことを特徴とするマルチチップモジュール。 2、パッケージベースが、アルミナセラミック材より成
る特許請求の範囲第1項記載のマルチチップモジュール
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17159486A JPS6329556A (ja) | 1986-07-23 | 1986-07-23 | マルチチツプモジユ−ル |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17159486A JPS6329556A (ja) | 1986-07-23 | 1986-07-23 | マルチチツプモジユ−ル |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6329556A true JPS6329556A (ja) | 1988-02-08 |
Family
ID=15926055
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17159486A Pending JPS6329556A (ja) | 1986-07-23 | 1986-07-23 | マルチチツプモジユ−ル |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6329556A (ja) |
-
1986
- 1986-07-23 JP JP17159486A patent/JPS6329556A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6291884B1 (en) | Chip-size semiconductor packages | |
US5381039A (en) | Hermetic semiconductor device having jumper leads | |
US5273940A (en) | Multiple chip package with thinned semiconductor chips | |
KR910004506B1 (ko) | 반전 칩 캐리어 | |
US8183687B2 (en) | Interposer for die stacking in semiconductor packages and the method of making the same | |
US6380048B1 (en) | Die paddle enhancement for exposed pad in semiconductor packaging | |
KR100248678B1 (ko) | 스택가능한 반도체 다중 칩 모듈 및 그 제조방법 | |
JP3512657B2 (ja) | 半導体装置 | |
US5157588A (en) | Semiconductor package and manufacture thereof | |
TWI811383B (zh) | 半導體封裝 | |
US5199164A (en) | Method of manufacturing semiconductor package | |
KR20090018595A (ko) | 다중 기판 영역 기반의 패키지 및 이의 제조 방법 | |
JPH01235264A (ja) | 半導体集積回路装置 | |
JP3547303B2 (ja) | 半導体装置の製造方法 | |
JPH0855875A (ja) | 半導体装置 | |
JPS6329556A (ja) | マルチチツプモジユ−ル | |
JPS61225829A (ja) | 半導体装置 | |
JP4130277B2 (ja) | 半導体装置および半導体装置の製造方法 | |
US7298031B1 (en) | Multiple substrate microelectronic devices and methods of manufacture | |
JPH0744243B2 (ja) | 半導体集積回路モジユ−ル | |
JPH05198708A (ja) | 半導体集積回路装置 | |
JP2913858B2 (ja) | 混成集積回路 | |
JP3267671B2 (ja) | 半導体装置 | |
JP3210503B2 (ja) | マルチチップモジュールおよびその製造方法 | |
JP2800806B2 (ja) | 半導体装置及びその製造方法 |