JPS63286072A - Image pickup device - Google Patents
Image pickup deviceInfo
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- JPS63286072A JPS63286072A JP62120003A JP12000387A JPS63286072A JP S63286072 A JPS63286072 A JP S63286072A JP 62120003 A JP62120003 A JP 62120003A JP 12000387 A JP12000387 A JP 12000387A JP S63286072 A JPS63286072 A JP S63286072A
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、外部同期信号に同期しで撮像用同期信号を発
生させる機能を備えた撮像装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an imaging device having a function of generating an imaging synchronization signal in synchronization with an external synchronization signal.
［従来の技術］
第５図は、従来から知られている同期信号発生回路の一
例を示すブロック図である。本図に示す回路では、位相
比較器（ＰＣ）３０から外部同期信号と内部同期信号と
の位相差に比例した電圧を発生させ、これをローパスフ
ィルタ３２を介して同期信号発生回路３４に印加するこ
とにより、内部同期信号と外部同期信号の位相差が減少
するように制御している。[Prior Art] FIG. 5 is a block diagram showing an example of a conventionally known synchronization signal generation circuit. In the circuit shown in this figure, a phase comparator (PC) 30 generates a voltage proportional to the phase difference between the external synchronization signal and the internal synchronization signal, and this is applied to the synchronization signal generation circuit 34 via the low-pass filter 32. By doing so, the phase difference between the internal synchronization signal and the external synchronization signal is controlled to be reduced.
［発明が解決しようとする問題点］
従来は、第５図に示すような構成により内部同期信号の
位相を外部同期信号の位相と同期させていたため、初期
状態において、最大１／２フイ一ルド分の位相差が生じ
てしまうことがある。その結果として、位相ロック状態
に至るのに長時間を要するという欠点があった。[Problems to be Solved by the Invention] Conventionally, the phase of the internal synchronization signal was synchronized with the phase of the external synchronization signal using the configuration shown in FIG. A phase difference of 100% may occur. As a result, there is a drawback that it takes a long time to reach a phase locked state.
よって、本発明の目的は、上述の点に鑑み、外部同期信
号と内部同期信号を短時間にて位相ロックせしめるよう
構成した撮像装置を提供することにある。SUMMARY OF THE INVENTION In view of the above-mentioned points, an object of the present invention is to provide an imaging device configured to phase-lock an external synchronization signal and an internal synchronization signal in a short time.
［問題点を解決するための手段］
かかる目的を達成するために本発明は、同期信号発生回
路を備えた撮像装置において、外部から与えられた同期
信号と同期信号発生回路から発せられた同期信号とのず
れを測定する測定手段と、測定手段によって所定値以上
のずれが検出された場合には同期信号発生回路をリセッ
トするリセット手段と、測定手段によって所定値未満の
ずれが検出された場合には同期信号発生回路の発信周波
数を変化させる周波数制御手段とを備え、外部同期信号
に同期して撮像情報を出力する。[Means for Solving the Problems] In order to achieve the above object, the present invention provides an imaging apparatus equipped with a synchronization signal generation circuit, in which a synchronization signal given from the outside and a synchronization signal generated from the synchronization signal generation circuit are a reset means for resetting the synchronizing signal generation circuit when a deviation of more than a predetermined value is detected by the measuring means; The apparatus includes frequency control means for changing the oscillation frequency of the synchronization signal generation circuit, and outputs imaging information in synchronization with an external synchronization signal.
［作 用］
本発明に係る撮像装置では、同期信号発生回路の発振周
波数を制御するのに際して、予め測定手段により外部同
期信号と内部同期信号とのずれを測定し、その測定値に
応じて、同期信号発生回路をリセットするか、あるいは
周波数制御を行う。[Function] In the imaging device according to the present invention, when controlling the oscillation frequency of the synchronization signal generation circuit, the deviation between the external synchronization signal and the internal synchronization signal is measured in advance by the measuring means, and according to the measured value, Reset the synchronization signal generation circuit or perform frequency control.
このような制御態様を採ることにより、内部同期信号を
外部同期信号に対して迅速に位相ロックさせることが可
能となる。By adopting such a control mode, it becomes possible to rapidly phase-lock the internal synchronization signal to the external synchronization signal.
［実施例］ 以下、実施例に基づいて本発明の詳細な説明する。[Example] Hereinafter, the present invention will be described in detail based on examples.
第１図は、本発明に係る撮像装置の全体構成図である。FIG. 1 is an overall configuration diagram of an imaging device according to the present invention.
本装置は、撮像素子Ａおよび同期信号発生回路Ｂを備え
た撮像装置において、外部から与えられた同期信号と同
期信号発生回路Ｂから発せられる同期信号とのずれを測
定する測定手段Ｃと、測定手段Ｃによって所定値以上の
ずれが検出された場合には同期信号発生回路Ｂをリセッ
トするリセット手段りと、測定手段Ｃによって所定値未
満のずれが検出された場合には同期信号発生回路Ｂの発
信周波数を変化させる周波数制御手段Ｅとを備え、外部
同期信号に同期して撮像情報を出力するものである。This device is an imaging device equipped with an image sensor A and a synchronization signal generation circuit B, and includes a measuring means C for measuring the deviation between a synchronization signal applied from the outside and a synchronization signal emitted from the synchronization signal generation circuit B; A reset means resets the synchronizing signal generating circuit B when a deviation of more than a predetermined value is detected by means C, and a reset means resets the synchronizing signal generating circuit B when a deviation of less than a predetermined value is detected by the measuring means C. It is provided with a frequency control means E for changing the transmission frequency, and outputs imaging information in synchronization with an external synchronization signal.
第２図は、本発明を適用したその他の実施例を示すブロ
ック図である。本図において、２はマイクロコンピュー
タ、４は同期信号発生回路、６は撮像素子である。FIG. 2 is a block diagram showing another embodiment to which the present invention is applied. In this figure, 2 is a microcomputer, 4 is a synchronizing signal generation circuit, and 6 is an image sensor.
本実施例において、マイクロコンピュータ２は外部から
の同期信号Ｓ。Ｘと内部の同期信号発生回路４から出力
される同期信号ＳＩＮを人力し、リセットパルスＳＲ又
は周波数制御信号Ｓｃを同期信号発生回路４に供給する
。In this embodiment, the microcomputer 2 receives a synchronization signal S from the outside. X and the synchronization signal SIN outputted from the internal synchronization signal generation circuit 4, and supply the reset pulse SR or frequency control signal Sc to the synchronization signal generation circuit 4.
第３図は、外部同期信号ＳＥＸと同期信号発生回路４か
ら出力される内部同期信号ＳＩＮとの関係を示すタイミ
ング図である。本図に示した内部同期信号ＳＩＮは、２
つの場合［ＣＡＳＥ Ａ］および［ＣＡＳＥＢ］を例示
しであるが、これはマイクロコンピュータ２の制御手順
（第４図参照）を説明し易くするためにすぎない。なお
、本図中の“ＩＨ”は１水平走査期間 （８３、５μｓ
）を表す。FIG. 3 is a timing diagram showing the relationship between the external synchronization signal SEX and the internal synchronization signal SIN output from the synchronization signal generation circuit 4. The internal synchronization signal SIN shown in this figure is 2
Cases [CASE A] and [CASEB] are shown as examples, but this is only to facilitate explanation of the control procedure of the microcomputer 2 (see FIG. 4). In addition, "IH" in this figure is one horizontal scanning period (83,5μs
) represents.
第４図は、マイクロコンピュータ２の制御手順を示すフ
ローチャートである。FIG. 4 is a flowchart showing the control procedure of the microcomputer 2.
次に、第２図ないし第４図を参照して、本実施例の動作
を説明する。Next, the operation of this embodiment will be explained with reference to FIGS. 2 to 4.
まず、外部同期信号ＳＥＸがハイレベルを呈している間
は待機しくブロックＢ１）、ローレベルに至った時点で
（６Ｈ−１００μｓ）だけ待機する（すなわち、Ｂ点
の１００μｓ前に至るまで待機するニブロックＢ２）。First, block B1 waits while the external synchronization signal SEX is at a high level, and when it reaches a low level, it waits for (6H-100μs) (that is, it waits until 100μs before point B). Block B2).
ブロックＢ３において内部同期信号ＳＩＮがハイレベル
であると判断されたときには、２つの同期信号の位相差
（正確には、レベル遷移点の時間的ずれ）は１００μｓ
以上あることになるので、次のＡ点の直前まで待機して
リセットパルスＳＲを出力する（ブロックＢ４）。他方
、内部同期信号ＳＩＮがローレベルであると判断された
ときには、ブロックＢ５において１００μｓだけ待機し
くＢ点まで待機）、ブロックＢ６へ進む（第３図の［Ｃ
ＡＳＥ Ａ］参照）。When it is determined that the internal synchronization signal SIN is at a high level in block B3, the phase difference between the two synchronization signals (more precisely, the time difference between the level transition points) is 100 μs.
Since there are more cases, the reset pulse SR is outputted after waiting until just before the next point A (block B4). On the other hand, when it is determined that the internal synchronization signal SIN is at a low level, the process waits for 100 μs in block B5 and waits until point B), and proceeds to block B6 ([C in FIG. 3).
ASE A]).
ブロックＢ６において、内部同期信号ＳＩＮがハイレベ
ルであると判断されたときには、０≦１．＜１００μｓ
であることになるので、内部同期信号ｓｒｓの周波数を
下げるために、周波数制御信号ＳＣの電圧を下げる（ブ
ロックＢ７）。In block B6, when it is determined that the internal synchronization signal SIN is at a high level, 0≦1. <100μs
Therefore, in order to lower the frequency of the internal synchronization signal srs, the voltage of the frequency control signal SC is lowered (block B7).
ブロックＢ６において、内部同期信号ＳＩＮがローレベ
ルであると判断されたときには、１００μｓだけ待機す
る（ブロックＢ８）。その時点で、内部同期信号ＳＩＮ
がハイレベルを呈しているときには（ブロックＢ９）
、Ｏ≦ｔ２＜１００μｓであることになるので（第３図
の［ＣＡＳＥ Ｂ］参照）、内部同期信号ＳＩＮの周波
数を上げるために、周波数制御信号ＳＣの電圧を上げる
（ブロックＢ１０）。他方、内部同期信号ＳＩＮがロー
レベルを呈しているとぎには（ブロックＢ９）、ｔ２≧
１００μｓであることになるので、ブロックＢ４を実行
する。すなわち、Ａ点の直前まで待機し、リセットパル
スＳＲを出力する。When it is determined in block B6 that the internal synchronization signal SIN is at a low level, the process waits for 100 μs (block B8). At that point, the internal synchronization signal SIN
is at a high level (block B9)
, O≦t2<100 μs (see [CASE B] in FIG. 3), the voltage of the frequency control signal SC is increased in order to increase the frequency of the internal synchronization signal SIN (block B10). On the other hand, when the internal synchronization signal SIN is at a low level (block B9), t2≧
Since the time is 100 μs, block B4 is executed. That is, it waits until just before point A and outputs the reset pulse SR.
同期信号発生回路４はリセットパルスＳ、ｌが人力され
ると当該リセットパルスＳＲの立上りに同期して内部同
期信号ＳＩＮを立下げるので、位相差（レベル遷穆点の
時間的ずれ）は十数μｓ以内となる。その他の場合は、
周波数制御信号Ｓ。の電圧を制御することにより、短時
間のうちに位相をロックすることができる。Since the synchronization signal generation circuit 4 lowers the internal synchronization signal SIN in synchronization with the rising edge of the reset pulse SR when the reset pulses S and l are manually input, the phase difference (time shift of the level transition point) is about 10 or more. Within μs. In other cases,
Frequency control signal S. By controlling the voltage of , the phase can be locked in a short time.
［効 果コ
以上述べたとおり、本発明に係る撮像装置では同期信号
発生回路の発振周波数を制御するに際して、予め測定手
段により外部同期信号と内部同期信号とのずれを測定し
、その測定値に応じて、同期信号発生回路をリセットす
るか、あるいは周波数制御を行うこととしているので、
簡易な構成にも拘りなく、短時間に高い精度で外部同期
をとることができる。[Effects] As described above, in the imaging device according to the present invention, when controlling the oscillation frequency of the synchronization signal generation circuit, the deviation between the external synchronization signal and the internal synchronization signal is measured in advance by the measuring means, and the measured value is Depending on the situation, the synchronization signal generation circuit will be reset or the frequency will be controlled.
Regardless of the simple configuration, external synchronization can be achieved in a short time and with high precision.
第１図は本発明に係る撮像装置の全体構成図、
第２図は本発明の一実施例を示すブロック図、第３図は
第２図の動作を説明するためのタイミング図、
第４図は第２図に示したマイクロプロセッサの制御手順
を示すフローチャート、
第５図は従来技術を説明するブロック図である。
２・・・マイクロコンピュータ、
４・・・同期信号発生回路、
６・・・撮像素子。FIG. 1 is an overall configuration diagram of an imaging device according to the present invention, FIG. 2 is a block diagram showing an embodiment of the present invention, FIG. 3 is a timing diagram for explaining the operation of FIG. 2, and FIG. 4 2 is a flowchart showing the control procedure of the microprocessor shown in FIG. 2, and FIG. 5 is a block diagram illustrating the prior art. 2...Microcomputer, 4...Synchronization signal generation circuit, 6...Image sensor.
Claims (1)
ら発せられた同期信号とのずれを測定する測定手段と、 前記測定手段によって所定値以上のずれが検出された場
合には前記同期信号発生回路をリセットするリセット手
段と、 前記測定手段によって所定値未満のずれが検出された場
合には前記同期信号発生回路の発信周波数を変化させる
周波数制御手段とを備え、 前記外部同期信号に同期して撮像情報を出力するように
したことを特徴とする撮像装置。[Scope of Claims] An imaging device equipped with a synchronization signal generation circuit, comprising: a measuring means for measuring a deviation between a synchronization signal applied from the outside and a synchronization signal emitted from the synchronization signal generation circuit; and by the measuring means. a reset means for resetting the synchronization signal generation circuit when a deviation of more than a predetermined value is detected; and a reset means for changing the oscillation frequency of the synchronization signal generation circuit when a deviation of less than a predetermined value is detected by the measurement means. An imaging apparatus, comprising: a frequency control means for outputting imaging information in synchronization with the external synchronization signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62120003A JPS63286072A (en) | 1987-05-19 | 1987-05-19 | Image pickup device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62120003A JPS63286072A (en) | 1987-05-19 | 1987-05-19 | Image pickup device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63286072A true JPS63286072A (en) | 1988-11-22 |
Family
ID=14775487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62120003A Pending JPS63286072A (en) | 1987-05-19 | 1987-05-19 | Image pickup device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63286072A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1987
- 1987-05-19 JP JP62120003A patent/JPS63286072A/en active Pending
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