JPS63284613A - Power supply for control of reactor load - Google Patents
Power supply for control of reactor loadInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、マグネ１ントコイル等のリアクトル負荷に
電力を供給するリアクトル負荷の制御電源に関するもの
である。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a control power source for a reactor load that supplies power to a reactor load such as a magnet coil.
第５図は従来のリアクトル負荷の制御電源の構成を示す
ブロック図てあり、図において、ｌは基準信号発生回路
、２は減算器を示し、基準信号発生回路ｌの出力から後
述するサイリスタ変換器か出力する電圧センサの出力を
減算するものである。Fig. 5 is a block diagram showing the configuration of a conventional control power source for a reactor load. This subtracts the output of the voltage sensor that outputs .
３は減算器２の出力を増幅する演算回路、４は演算回路
３の出力に基づいてゲート信号を発生するゲートパルス
発生回路を示す。3 is an arithmetic circuit that amplifies the output of the subtracter 2, and 4 is a gate pulse generation circuit that generates a gate signal based on the output of the arithmetic circuit 3.
５はサイリスタ変換器を示し、交流電源ｅａ、ケートパ
ルス発生回路４からのゲート信号て制御されるサイリス
タＴＨ，〜ＴＨ４Ｅよび電圧センサＶＳ等て構成される
。Reference numeral 5 denotes a thyristor converter, which is composed of an AC power source ea, thyristors TH to TH4E controlled by a gate signal from the gate pulse generation circuit 4, a voltage sensor VS, and the like.
６はリアクトル負荷を示し、例えばリアクトルし、抵抗
Ｒの直列要素で構成されるマクネットコイルである。Reference numeral 6 indicates a reactor load, for example, a reactor and a McNet coil constituted by a series element of resistance R.
第６図は第５図のリアクトル負荷の制御電源の動作を説
明するための波形図てあり、第６図（ａ）は図示を省略
した有接点もしくは無接点要素を介して基準信号発生回
路ｌに入力される入力信号Ａを、第６図（ｂ）は基準信
号発生回路ｌから出力される出力基準信号Ｃを、第６図
（Ｃ）はサイリスタ変換器５の出力電圧ＶＤを、第６図
（ｄ）は負荷電流を示す。FIG. 6 is a waveform diagram for explaining the operation of the control power supply for the reactor load in FIG. 5, and FIG. 6(a) shows the reference signal generation circuit l 6(b) shows the output reference signal C output from the reference signal generating circuit 1, and FIG. 6(C) shows the output voltage VD of the thyristor converter 5. Figure (d) shows the load current.
なお、第５図に類似した構成のリアクトル負荷の制御電
源として、特開昭５’１１２２３６５号公報に示される
ものかある。A control power source for a reactor load having a configuration similar to that shown in FIG. 5 is disclosed in Japanese Patent Laid-Open No. 5'1122365.
次に、動作について説明する。Next, the operation will be explained.
基準信号発生回路１に第６図（ａ）に示す入力信号Ａか
入力すると、基準信号発生回路ｌから第６図（ｂ）に示
す出力基準信号Ｃか出力される。When an input signal A shown in FIG. 6(a) is input to the reference signal generating circuit 1, an output reference signal C shown in FIG. 6(b) is outputted from the reference signal generating circuit 1.
減算器２は基準信号発生回路ｌの出力基準信号Ｃからゲ
ートパルス発生回路４か出力する電圧センサＶＳの出力
を減算し、演算回路３て減算器２の出力を増幅する。The subtracter 2 subtracts the output of the voltage sensor VS output from the gate pulse generating circuit 4 from the output reference signal C of the reference signal generating circuit 1, and the arithmetic circuit 3 amplifies the output of the subtracter 2.
ゲートパルス発生回路４は演算回路３の出力に基づいて
サイリスタ変換器５のサイリスタＴＨ８〜ＴＨ４を制御
するゲートパルスを発生する。The gate pulse generation circuit 4 generates gate pulses for controlling the thyristors TH8 to TH4 of the thyristor converter 5 based on the output of the arithmetic circuit 3.
この結果、サイリスタ変換器５の出力端子Ｐ。As a result, the output terminal P of the thyristor converter 5.
Ｎに、第６図（ｃ）に示す出力電圧（平均値）ＶＤか得
られる。At N, an output voltage (average value) VD shown in FIG. 6(c) is obtained.
この出力電圧ＶＤはリアクトルし、抵抗Ｒからの直列要
素からなるリアクトル負荷６に印加され、リアクトル負
荷６には第６図（ｄ）に示す負荷電流か通電される。This output voltage VD reacts and is applied to a reactor load 6 consisting of a series element from a resistor R, and a load current shown in FIG. 6(d) is applied to the reactor load 6.
ゲートパルス発生回路４の出力端子Ｐ、Ｎからみたリア
クトル負荷６の等価リアクタンスをＬ）：９等価抵抗な
ＲＦ、とすると、負荷電流ｉｄは第（１）、（２）式で
表わすことがてきる。If the equivalent reactance of the reactor load 6 seen from the output terminals P and N of the gate pulse generation circuit 4 is L):9 equivalent resistance RF, then the load current id can be expressed by equations (1) and (2). Ru.
ただし、τ＝ Ｌ Ｅ ／ ＲＥで、時点ｔ、〜ｔ４て
ｔ１＝０とおく。However, it is assumed that τ=LE/RE and t1=0 at time t, ~t4.
たたし、τ＝ Ｌ Ｅ ／ ＲＥで、時点１＞１．てｔ
４＝０とおく。Then, τ=LE/RE and time 1>1. Tet
Set 4=0.
（発明か解決しようとする問題点）
従来のリアクトル負荷の制御電源は以上のように構成さ
れているのて、出力基準信号Ｃは一定であり、出力電圧
ＶＤも一定であるため、負荷電流の立ち上かり、立ち下
かり部分ではリアクトル負荷６の時定数τの制約を受け
、高速応答しなくなる。(Problem to be solved by the invention) Since the conventional reactor load control power supply is configured as described above, the output reference signal C is constant and the output voltage VD is also constant, so the load current The rising and falling portions are constrained by the time constant τ of the reactor load 6, and high-speed response is no longer possible.
そして、高速応答するリアクトル負荷の制御電源を得よ
うとすると、リアクトル負荷６に抵抗を直列接続すると
ともに、交流電源ｅａの電圧を上げる等の処置を講する
必要かあり、構成か複雑て高価になるという問題点かあ
った。In order to obtain a control power source for a reactor load that responds quickly, it is necessary to connect a resistor in series to the reactor load 6 and take measures such as increasing the voltage of the AC power source ea, which makes the configuration complicated and expensive. There was a problem with that.
この発明は、上記のような問題点を解消するためになさ
れたものて、高速応答するリアクトル負荷の制御電源を
得ることを目的とする。The present invention was made to solve the above-mentioned problems, and an object of the present invention is to obtain a control power source for a reactor load that responds at high speed.
この発明に係るリアクトル負荷の制御電源は、出力基準
信号の゛入゛、“切′”時点において、それぞれ所定時
間幅て出力基準信号の定常値よりも大きな信号を付加す
る構成としだものである。The control power source for a reactor load according to the present invention is configured to add a signal larger than the steady value of the output reference signal for a predetermined time width when the output reference signal is turned on and turned off. .
この発明におけるリアクトル負荷の制御電源においでは
、出力基準信号の“入”、“切”時点において、それぞ
れ所定時間幅で出力基準信号の定常値よりも大きな信号
を付加することにより、リアクトル負荷に対して負荷電
流の立ち上かり、立ち下かり速度か早くなる。In the control power supply for the reactor load according to the present invention, a signal larger than the steady value of the output reference signal is added for a predetermined time width at the "on" and "off" points of the output reference signal, respectively, to control the reactor load. The load current rises and falls faster.
以下、この発明の一実施例を図について説明する。 An embodiment of the present invention will be described below with reference to the drawings.
第１図において、ｌは基準信号発生回路を示し、波形整
形回路１１と、第１．第２の時限回路１２Ａ、１２Ｂと
、第１．第２．第３のスイッチ回路１３Ａ、１３Ｂ、１
３Ｃと、第１．第２．第３の設定指令回路１４Ａ、１４
Ｂ、１４Ｃと、演算回路としての反転加算回路１５と、
ダイオードＤ、、Ｄ２とで構成されている。In FIG. 1, l indicates a reference signal generation circuit, a waveform shaping circuit 11, a first . second timer circuits 12A, 12B; Second. Third switch circuit 13A, 13B, 1
3C and 1st. Second. Third setting command circuit 14A, 14
B, 14C, and an inverting and adding circuit 15 as an arithmetic circuit,
It is composed of diodes D, , D2.
なお、他の回路は従来と同様であるので、図示は省略す
る。Note that the other circuits are the same as the conventional ones, so illustrations are omitted.
第２図はこの発明のリアクトル負荷の制御電源の動作を
説明するための波形図であり、第２図（ａ）は基準信号
発生回路ｌの入力信号Ａを、第２図（ｂ）は波形整形回
路１１の出力信号Ｂを、第２図（ｃ）および（ｄ）は第
１．第２の時限回路１２Ａ、１２Ｂの出力信号を、第２
図（ｅ）は基準信号発生回路ｌから出力される出力基準
信号Ｃを、第２図（ｆ）はサイリスタ変換器５の出力電
圧ＶＤを、第２図（ｇ）は負荷電流を示す。FIG. 2 is a waveform diagram for explaining the operation of the control power supply for the reactor load of the present invention. FIG. 2(a) shows the input signal A of the reference signal generation circuit l, and FIG. 2(b) shows the waveform. The output signal B of the shaping circuit 11 is shown in FIGS. 2(c) and 2(d). The output signals of the second timer circuits 12A and 12B are
2(e) shows the output reference signal C output from the reference signal generating circuit 1, FIG. 2(f) shows the output voltage VD of the thyristor converter 5, and FIG. 2(g) shows the load current.
次に、動作について説明する。Next, the operation will be explained.
波形整形回路１１は第２図（ａ）に示す入力信号Ａを反
転波形整形し、第２図（ｂ）に示す入力信号゛入″期間
に相当する時限ＴＢの期間出力信号Ｂを出力する。The waveform shaping circuit 11 inverts and shapes the input signal A shown in FIG. 2(a), and outputs an output signal B for a time period TB corresponding to the input signal "in" period shown in FIG. 2(b).
第１の時限回路１２Ａは入力信号Ａの立ち上かりを検出
し、第２図（Ｃ）に示す入力信号°“入゛′後、時限Ｔ
Ａの期間出力信号を出力する。The first timer circuit 12A detects the rising edge of the input signal A, and after the input signal turns on as shown in FIG.
A period output signal is output.
第２の時限回路１２Ｂは入力信号Ａの立ち下がりを検出
し、第２図（ｄ）に示す入力信号°“切”後、時限ＴＣ
の期間出力信号を出力する。The second time limit circuit 12B detects the fall of the input signal A, and after the input signal turns off as shown in FIG.
Outputs an output signal for a period of .
第１のスイッチ回路１３Ａは第１の時限回路１２Ａによ
って駆動され、入力信号“入”後の時限（タイマ期間）
ＴＡの期間のみスイッチを閉成する。The first switch circuit 13A is driven by the first timer circuit 12A, and sets a timer period (timer period) after the input signal is turned on.
The switch is closed only during the TA period.
第２のスイッチ回路１３Ｂは波形整形回路１１の出力に
よって駆動され、入力信号“切”期間後に相当する期間
Ｔ、の間のみスイッチを閉成する。The second switch circuit 13B is driven by the output of the waveform shaping circuit 11, and closes the switch only during a period T corresponding to the period after the input signal is "off".
第３のスイッチ回路１３Ｃは第２の時限回路１２Ｂによ
って駆動され、入力信号゛切″後の時限（タイマ期間）
Ｔｃの期間のみスイッチを閉成する。The third switch circuit 13C is driven by the second time limit circuit 12B, and sets a time limit (timer period) after the input signal is turned off.
The switch is closed only for a period of Tc.
第１の設定指令回路１４Ａは第１のスイッチ回路１３Ａ
、ダイオードオア回路２のスイッチ回路１３Ｂおよび反
転加算回路１５を介して、第２図（ｅ）に示す指令電圧
Ｅ１を時点ｔ、〜ｔ２の期間（時限ＴＡの期間）出力す
る。The first setting command circuit 14A is the first switch circuit 13A.
, the command voltage E1 shown in FIG. 2(e) is outputted through the switch circuit 13B of the diode OR circuit 2 and the inverting/adding circuit 15 for a period of time t to t2 (period of time limit TA).
第２の設定指令回路１４ＢはダイオードＤ２．第２のス
イッチ回路１３Ｂおよび反転加算回路１５を介して、第
２図（ｅ）に示す指令電圧Ｅ２を時点ｔ２〜ｔ３の期間
出力する。The second setting command circuit 14B has a diode D2. Via the second switch circuit 13B and the inverting and adding circuit 15, the command voltage E2 shown in FIG. 2(e) is output for a period from time t2 to time t3.
第３の設定指令回路１４Ｃは第３のスイッチ回路１３Ｃ
および反転加算回路１５を介して、第２図（ｅ）に示す
指令電圧Ｅ３を時点ｔ３〜ｔ４の期間（時限Ｔｃの期間
）出力する。The third setting command circuit 14C is the third switch circuit 13C.
Then, the command voltage E3 shown in FIG. 2(e) is outputted through the inverting and adding circuit 15 during the period from time t3 to t4 (period of time limit Tc).
ダイオードＤ １． Ｄ ２はダイオードオア回路を構
成し、時点ｔ１〜ｔ３て前述の出力か得られる。Diode D 1. D2 constitutes a diode OR circuit, and the above-mentioned output is obtained from time t1 to t3.
また、第１．第２の設定指令回路１４Ａ、１４Ｂは同一
極性、第３の設定指令回路１４Ｃは第１゜第２の設定指
令回路１４Ａ、１４Ｂに対して逆極性であるため、反転
加算回路１５の出力基準信号Ｃには第２図（ｅ）に示す
指令電圧波形が得られる。Also, 1st. Since the second setting command circuits 14A and 14B have the same polarity and the third setting command circuit 14C has the opposite polarity to the first and second setting command circuits 14A and 14B, the output reference signal of the inverting and adding circuit 15 At C, a command voltage waveform shown in FIG. 2(e) is obtained.
なお、指令電圧Ｅ、、Ｅ２は、Ｅ ｒ ＞ Ｅ ２の関
係にある。Note that the command voltages E, , E2 have a relationship of E r > E 2 .
基準信号発生回路１を前述のように構成すると、基準信
号発生回路ｌの出力信号として第２図（ｅ）に示す出力
電圧Ｖ。を得ることができ、サイリスタ変換器５の出力
には第２図（ｆ）に示す出力電圧パターンをもつ波形（
平均値）を得ることかてきる。When the reference signal generation circuit 1 is configured as described above, the output voltage V shown in FIG. 2(e) is obtained as the output signal of the reference signal generation circuit 1. can be obtained, and the output of the thyristor converter 5 has a waveform (
It is possible to obtain the average value).
この結果、入力信号入”後のタイマ期間ＴＡての出力電
圧ＶＤＦは定常期間（時点ｔ２〜ｔ３のＭ）の出力電圧
Ｖ。に比べて大きくなる。As a result, the output voltage VDF during the timer period TA after inputting the input signal becomes larger than the output voltage VDF during the steady period (M between time points t2 and t3).
また、入力信号“切”後のタイマ期間Ｔｃての出力電圧
■ＤＲも、出力電圧ｖｏとは逆様性て大きくなる。Further, the output voltage DR during the timer period Tc after the input signal is turned off also increases in a manner opposite to the output voltage vo.
したかって、負荷電流は第２図（ｇ）に示すように、立
ち上かり、立ち下がりが従来のものに比べて早められ、
高速応答になる。Therefore, as shown in Figure 2 (g), the load current rises and falls earlier than in the conventional case.
Fast response.
第３図はこの発明の他の実施例を示す回路図であり、第
１図と同一部分には同一符号か付してあり、Ｒ１−Ｒ１
５は抵抗、Ｑはトランジスタ、ＡＭＰ、はバッファアン
プ、ＡＭＰ２〜ＡＭＰ４は演算アンプ、ＣＰ１〜ＣＰ３
はコンパレータ、ＦＥＴ、〜ＦＥＴ３は電界効果トラン
ジスタ、ＶＲ，〜ＶＲ３はボリュウム、ＯＳ ＋は立ち
下がりエッジを検出する単安定マルチ回路、Ｏ８２は立
ち上がりエツジを検出する単安定マルチ回路、Ｄ ３
、 Ｄ ４はダイオードを示す。FIG. 3 is a circuit diagram showing another embodiment of the present invention, in which the same parts as in FIG.
5 is a resistor, Q is a transistor, AMP is a buffer amplifier, AMP2 to AMP4 are operational amplifiers, CP1 to CP3
is a comparator, FET, ~FET3 is a field effect transistor, VR, ~VR3 is a volume, OS + is a monostable multi-circuit that detects falling edges, O82 is a monostable multi-circuit that detects rising edges, D 3
, D4 indicates a diode.
第４図（ａ）〜（文）は動作を説明するための波形図で
ある。FIGS. 4(a) to (text) are waveform diagrams for explaining the operation.
次に、動作について説明する。Next, the operation will be explained.
抵抗Ｒ＋ 、Ｒ２、）”ランジスタＱ、バッファアンプ
ＡＭＰ、て構成される波形整形回路１１の入力端子に図
示したトランジスタ無接点信号回路から第４図（ａ）に
示す入力信号Ａが入力され、バッファアンプＡＭＰ、に
、第４図（ｂ）に示す出力信号Ｂを得る（入力信号゛入
″期間Ｔ［ｌで負の信号）。The input signal A shown in FIG. 4(a) is inputted from the transistor non-contact signal circuit shown in the figure to the input terminal of the waveform shaping circuit 11 consisting of a resistor R+, R2, )" transistor Q and a buffer amplifier AMP, and the input signal A shown in FIG. An output signal B shown in FIG. 4(b) is obtained in the amplifier AMP (negative signal at input signal input period T [l).
第１の時限回路１２Ａの単安定マルチ回路ＯＳ １はバ
ッファアンプＡＭＰ、の出力信号の立ち下がりエッジ（
入力信号“入°゛時点に相当）を検出し、タイマ期間Ｔ
Ａのみ第４図（Ｃ）に示す出力信号を出力する。The monostable multi-circuit OS 1 of the first timer circuit 12A is the falling edge (
Detects the input signal “corresponding to the moment of turning on” and sets the timer period T.
Only A outputs the output signal shown in FIG. 4(C).
コンパレータＣＰ１は単安定マルチ回路ＯＳ ＋の出力
信号を所定電圧（抵抗Ｒ，，Ｒ４の分圧による）て比較
し、第４図（ｄ）に示す出力信号を出力する。この出力
信号は電界効果トランジスタＦＥＴ、のゲートに印加さ
れ、タイマ期間ＴＡのみ電界効果トランジスタＦＥＴ、
をオフにする。The comparator CP1 compares the output signal of the monostable multicircuit OS+ with a predetermined voltage (based on the voltage division of resistors R, . . . R4), and outputs the output signal shown in FIG. 4(d). This output signal is applied to the gate of the field effect transistor FET, and is applied to the gate of the field effect transistor FET only during the timer period TA.
Turn off.
このため、演算アンプＡＭＰ２の出力には指令電圧Ｅ、
相当の電圧かボリュウムＶＲ，によって設定され、タイ
マ期間ＴＡのみ第４図（ｅ）に示す出力信号か出力され
る。Therefore, the output of the operational amplifier AMP2 is the command voltage E,
A corresponding voltage or volume VR is set, and the output signal shown in FIG. 4(e) is output only during the timer period TA.
コンパレータＣＰ２はバッファアンプＡＭＰＩの出力信
号を所定電圧（抵抗Ｒ７，Ｒａの分圧による）て比較し
、第４図（ｆ）に示す出力信号を出力する。この出力信
号は電界効果トランジスタＦＥＴ２のゲートに印加され
、期間ＴＢ （入力信号“入パ期間に相当）のみ電界効
果トランジスタＦＥＴ２をオンさせる。The comparator CP2 compares the output signal of the buffer amplifier AMPI with a predetermined voltage (based on the voltage division of the resistors R7 and Ra), and outputs the output signal shown in FIG. 4(f). This output signal is applied to the gate of the field effect transistor FET2, and turns on the field effect transistor FET2 only during a period TB (corresponding to the input signal "input period").
演算アンプＡＭＰ、の出力には指令電圧Ｅ２相当の電圧
がボリュウムＶＲ２によって設定され、第４図（ｇ）に
示す出力信号か出力される。A voltage equivalent to the command voltage E2 is set at the output of the operational amplifier AMP by the volume VR2, and an output signal shown in FIG. 4(g) is output.
単安定マルチ回路Ｏ８２はバッファアンプＡＭＰ１の出
力信号の立ち上がりエツジ（入力信号切”時点に相当）
を検出し、タイマ期間Ｔｃのみ第４図（ｈ）に示す出力
信号を出力する。The monostable multi-circuit O82 detects the rising edge of the output signal of the buffer amplifier AMP1 (corresponding to the moment when the input signal is turned off).
is detected, and outputs the output signal shown in FIG. 4(h) only during the timer period Tc.
コンパレータＣＰ３は単安定マルチ回路Ｏ３２の出力信
号を所定電圧（抵抗Ｒ，２，Ｒ，３の分圧による）て比
較し、第４図（ｊ）に示す出力信号を出力する。この出
力信号は電界効果トランジスタＦＥＴ３のゲートに印加
され、期間Ｔｃのみ電界効果トランジスタＦＥＴ３をオ
ンさせる。The comparator CP3 compares the output signal of the monostable multicircuit O32 with a predetermined voltage (based on the voltage division of the resistors R, 2, R, 3), and outputs the output signal shown in FIG. 4(j). This output signal is applied to the gate of the field effect transistor FET3, turning on the field effect transistor FET3 only during the period Tc.
ボリュウムＶＲ３は第４図（ｊ）に示す指令電圧Ｅ３相
当の電圧を出力する。The volume VR3 outputs a voltage equivalent to the command voltage E3 shown in FIG. 4(j).
この結果、演算アンプＡＭＰ４の入力には第４図（ｋ）
に示す入力信号が加算入力され、出力には第４図（ｆＬ
）に示す出力基準信号Ｃが得られる。As a result, the input of the operational amplifier AMP4 is as shown in Fig. 4(k).
The input signals shown in Fig. 4 (fL
) is obtained.
したがって、第１図の実施例と同様な効果が得られる。Therefore, the same effect as the embodiment shown in FIG. 1 can be obtained.
以」二のように、この発明によれば、出力基準信号の゛
入″、“切゛時点において、それぞれ所定時間幅で出力
基準信号の定常値よりも大きな信号を付加する構成とし
たのて、リアクトル負荷に対して負荷電流の立ち上かり
、立ち下がり速度を早めことがてき、高速オン、オフ特
性を有するものを得ることかできるという効果かある。As described above, according to the present invention, a signal larger than the steady value of the output reference signal is added for a predetermined time width at the input and output points of the output reference signal, respectively. This has the effect that the rise and fall speeds of the load current can be accelerated with respect to the reactor load, and that it is possible to obtain a device with high-speed on/off characteristics.
第１図はこの発明の一実施例によるリアクトル負荷の制
御電源の基準信号発生回路を示すブロック図、第２図（
ａ）〜（ｇ）はこの発明のリアクトル負荷の制御電源の
動作を説明するための波形図、第３図はこの発明の他の
実施例によるリアクトル負荷の制御電源の基準信号発生
回路を示すブロック図、第４図（ａ）〜（文）はこの発
明のリアクトル負荷の制御電源の動作を説明するための
波形図、第５図は従来のリアクトル負荷の制御電源の基
準信号発生回路を示すブロック図、第６図（ａ）〜（ｄ
）は従来のリアクトル負荷の制御電源の動作を説明する
ための波形図である。
図において、ｌは基準信号発生回路、３は演算回路、４
はゲートパルス発生回路、５はサイリスタ変換器、６は
リアクトル負荷、１１は波形整形回路、１２Ａ、１２Ｂ
は第１．第２の時限回路、１３Ａ、１３Ｂ、１３Ｃは第
１．第２の、第３のスイッチ回路、１４Ａ、１４Ｂ、１
４Ｃは第１゜第２．第３の設定指令回路、１５は反転加
算回路、ＶＳは電圧センサ、ｏｓ、、ｏｓ２は単安定マ
ルチ回路、Ｄ、、Ｄ２はダイオード、ｃｐ、。
ＣＰ ｚはコンパレータ、ＦＥＴ、、ＦＥＴ２ 、ＦＥ
Ｔ３は電界効果トランジスタを示す。
なお、図中、同一符号は同一、または相当部分を示す。
珂工
出
呂FIG. 1 is a block diagram showing a reference signal generation circuit for a control power source for a reactor load according to an embodiment of the present invention, and FIG.
a) to (g) are waveform diagrams for explaining the operation of a control power source for a reactor load according to the present invention, and FIG. 3 is a block diagram showing a reference signal generation circuit for a control power source for a reactor load according to another embodiment of the present invention. Figures 4(a) to (text) are waveform diagrams for explaining the operation of the control power source for a reactor load according to the present invention, and Figure 5 is a block diagram showing a conventional reference signal generation circuit for the control power source for a reactor load. Figure 6(a)-(d)
) is a waveform diagram for explaining the operation of a conventional control power source for a reactor load. In the figure, l is a reference signal generation circuit, 3 is an arithmetic circuit, and 4 is a calculation circuit.
1 is a gate pulse generation circuit, 5 is a thyristor converter, 6 is a reactor load, 11 is a waveform shaping circuit, 12A, 12B
is the first. The second timer circuits 13A, 13B, 13C are the first timer circuits. Second and third switch circuits, 14A, 14B, 1
4C is 1st degree, 2nd degree. 3rd setting command circuit, 15 is an inverting addition circuit, VS is a voltage sensor, os2 is a monostable multi-circuit, D, , D2 is a diode, cp,. CP z is a comparator, FET, , FET2, FE
T3 indicates a field effect transistor. In addition, in the figures, the same reference numerals indicate the same or corresponding parts. Kakeru
Claims (3)
力と電圧センサの出力との差を増幅する演算回路と、こ
の演算回路の出力に基づいてゲート信号を発生するゲー
トパルス発生回路と、このゲートパルス発生回路の出力
に基づいて電圧を出力するとともに、前記電圧センサを
有するたサイリスタ変換器とを備えたリアクトル負荷の
制御電源において、前記基準信号発生回路を、入力信号
“入”を検出してから第１の所定時間では入力信号“入
”期間の定常時の出力指令信号である第２の指令信号以
上の振幅をもつ第１の指令信号を出力し、前記第１の所
定時間以降では前記第２の指令信号を出力するとともに
、入力信号“切”を検出してから第２の所定時間では負
の出力電圧に相当する第３の指令信号を出力する構成と
したことを特徴とするリアクトル負荷の制御電源。(1) a reference signal generation circuit, an arithmetic circuit that amplifies the difference between the output of the reference signal generation circuit and the output of the voltage sensor, and a gate pulse generation circuit that generates a gate signal based on the output of the arithmetic circuit; In a control power supply for a reactor load that outputs a voltage based on the output of the gate pulse generation circuit and is equipped with a thyristor converter having the voltage sensor, the reference signal generation circuit detects an input signal "in". After that, for a first predetermined time, a first command signal having an amplitude greater than or equal to the second command signal, which is the output command signal during steady state during the input signal "on" period, is output, and after the first predetermined time, The second command signal is output, and a third command signal corresponding to a negative output voltage is output at a second predetermined time after detecting the input signal "off". Control power supply for reactor load.
形整形回路と、この波形整形回路の出力によって前記入
力信号の立ち上がりを検出する第１の時限回路と、前記
波形整形回路の出力によって前記入力信号の立ち下がり
を検出する第２の時限回路と、前記第１の時限回路の出
力によって閉成する第１のスイッチ回路と、前記波形整
形回路の出力によって閉成する第２のスイッチ回路と、
前記第２の時限回路の出力によって閉成する第３のスイ
ッチ回路と、前記第１のスイッチ回路、第１のダイオー
ドを介して前記第２のスイッチ回路に接続される第１の
設定指令回路と、第２のダイオードを介して前記第２の
スイッチ回路に接続される第２の設定指令回路と、前記
第３のスイッチ回路に接続される第３の設定指令回路と
、前記第２、第３のスイッチ回路の出力を加算する演算
回路とで構成したことを特徴とする特許請求の範囲第１
項記載のリアクトル負荷の制御電源。(2) The reference signal generation circuit includes a waveform shaping circuit that shapes the waveform of the input signal, a first timer circuit that detects the rise of the input signal based on the output of the waveform shaping circuit, and a first timer circuit that detects the rise of the input signal using the output of the waveform shaping circuit. a second timer circuit that detects a fall of an input signal; a first switch circuit that is closed by the output of the first timer circuit; and a second switch circuit that is closed by the output of the waveform shaping circuit. ,
a third switch circuit closed by the output of the second timer circuit; a first setting command circuit connected to the second switch circuit via the first switch circuit and a first diode; , a second setting command circuit connected to the second switch circuit via a second diode, a third setting command circuit connected to the third switch circuit, and the second and third setting command circuits. Claim 1 is characterized in that it is configured with an arithmetic circuit that adds the outputs of the switch circuits.
Control power supply for the reactor load described in section.
りエッジで動作する第１の単安定マルチ回路と第１のコ
ンパレータとで構成し、第２の時限回路を前記波形整形
回路の出力の立ち上がりエッジで動作する第２の単安定
マルチ回路と第２のコンパレータとで構成し、第１、第
２、第３のスイッチ回路を電界効果トランジスタで構成
したことを特徴とする特許請求の範囲第２項記載のリア
クトル負荷の制御電源。(3) The first timer circuit is configured with a first monostable multi-circuit that operates on the falling edge of the output of the waveform shaping circuit and a first comparator, and the second timer circuit is configured with the output of the waveform shaping circuit. Claims characterized by comprising a second monostable multi-circuit and a second comparator that operate at the rising edge of , and comprising the first, second, and third switch circuits using field effect transistors. A control power source for the reactor load described in item 2.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62119671A JP2540327B2 (en) | 1987-05-15 | 1987-05-15 | Control power supply for reactor load |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62119671A JP2540327B2 (en) | 1987-05-15 | 1987-05-15 | Control power supply for reactor load |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63284613A true JPS63284613A (en) | 1988-11-21 |
| JP2540327B2 JP2540327B2 (en) | 1996-10-02 |
Family
ID=14767169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62119671A Expired - Fee Related JP2540327B2 (en) | 1987-05-15 | 1987-05-15 | Control power supply for reactor load |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2540327B2 (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5293050A (en) * | 1976-02-02 | 1977-08-05 | Toshiba Corp | Controlling method of elevator |
-
1987
- 1987-05-15 JP JP62119671A patent/JP2540327B2/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5293050A (en) * | 1976-02-02 | 1977-08-05 | Toshiba Corp | Controlling method of elevator |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2540327B2 (en) | 1996-10-02 |
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