JPS63283329A - デイジタル時分割多重化装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル時分割多重化装置（ＴＤト・・以下
同じ）に関するものであり、特に端末装置からのデータ
をピット対応で直接高速ディジタル回線速度に多重化す
る方式において、高速ディジタル回線途中に設置された
分岐接続装置を経由してデータを伝送するのに適した多
重化装置に関する。

〔従来の技術〕

ビット多重化方式ＴＤＭにおいてはデータ端末装置から
のデータ信号はＶシリーズあるいはＸシリーズ等の標準
化された仕様に従って端末インタフェース装置に入力さ
れ、そこで直接高速ディジタル回線の速度にて多重化さ
れる。

例えば高速ディジタル回線速度が７６８　ｋ’ハの場合
低速データは直接７５１３　ｋｋ／−にて多重化される
。

第４図は従来ＴＤＭの機能構成図であり、図中（１００
）　はデータ端末装置（ＤＴＥ・・・以下同じ）（特に
図示していない）等からの入力信号の多重化を制御する
多重化制御回路、（１０４）は入力信号に割りつけられ
たタイムスロットのアドレスを制御するアドレス・コン
トロールメモリ（へＣト・・以下同じ）（１０５）はフ
レーム構成、フレーム同期信号分離、同期確立、ＮＲＺ
／Ｃ旧符号変換など高速ディジタル回線とのインタフェ
ースをとる伝送路インタフェース回路、（１０６）　　
はＡＣＭ　（１０４）の出力アドレス信号を供給するア
ドレスバス、（１０７）　　は送信データを伝送する送
信バス、（１０８）は受信データを供給する受信バス、
（１１１−１〜ｎ）はＤＴＥ毎に対応して設けられる端
末インタフェース装置（ＤＴＥ・・・以下同し）である
。

以下は各ＤＴＩＦ（１１１−１〜ｎ）を構成するもので
、（１１２−１〜ｎ）はアドレス・バス（１０６）から
タイムスロット毎のアドレス信号を受信して自装置のア
ドレスと一致を判断すると出力するアドレス・デコーダ
（ＡｄＤｆｌＣＯＤ・・・以下同じ）　、（１１３−１
〜ｎ）及び（１１４−１”ｎ）は当該＾ｄＤＥｃＯＤ（
１１２−１〜ｎ）の出力があるとそれぞれ開く送信ゲー
）　（ＳＧＡＴＥ・・・以下同じ）および受信ゲート（
ＲＧＡＴＥ・・・以下同じ）　、（１１５−１〜ｎ）は
ＤＴＥからのデータを高速ディジタル回線速度に変換す
る送信速度変換回路（ＳＳＣＯＮＶ・・・以下同し）、
（１１６−１＝ｎ）は受信バス（１０８）からの受信デ
ータ中の該当ビットグループをＲＧＡＴＥ　（１１４−
１〜ｎ）が開いた時に受信し、ＤＴＨのデータ速度に変
換する受信速度変換回路（Ｒ５Ｃ０ＮＶ　・・・以下同
じ）　、（１２１−１”−ｎ）はＤＴＥからの送信デー
タ（ＳＤ）を受信するＳＤ受信インタフェース回路（Ｓ
ＤＲＩＦ・・・以下同じ）、（１２２−１〜ｎ）はＤＴ
Ｅへ受信データ（ＲＤ）を送信するＲＤ送信インタフェ
ース回路（ＲＤＳＩＦ・・・以下同じ）で５ＤＲＩＦ（
１２１−１〜ｎ）、ＲＤＳＩＦ（１２２−１”ｎ）等は
ｖシリーズあるいはＸシリーズの標準仕様に準拠してい
るものである。

次に動作について説明する。

今ＤＴＩＦ（１１１−１）を例にとって説明する。

ＤＴ［！カラノテータ信号（Ｓ１１等）は順次［ＩＴＩ
Ｆ（１１１−１）に入力され、ついテ５ｓｃＯＮＶ（１
１５−１）　ニ入力されてそこで高速ディジタル回線速
度、例えば７６８１ゝハの速度に変換される。一方、Ａ
ＣＭ　（１０４）からのタイムスロットアドレス信号は
アドレス・バス（１０６）に供給され、各ＤＴＩＦ（１
１１−１〜ｎ）はそれを受信するが、自装置のアドレス
と一致を判断すると５ＧＡＴＥ（１１３−１）及びＲＧ
ＡＴＥ（１１４−１）を開く、その時点で５ＧＡＴＥ（
１１３−１）を経由して５ＳＣＯＮＶ（１１５−１）の
出力送信データが送信バス（１０７）に供給される。

送信バス（１０７）上の送信データは伝送路インタフェ
ース回路（１０５）に入力され、高速ディジタル回線上
の伝送フレーム上の所定タイムスロット即ち所定位置の
ビットにのせられ、ＮＲＺ／ＣＭＩ符号に変換されて高
速ディジタル回路に送出される。

ＡＣＭ（１０４）に書き込まれたアドレス内容に従って
タイムスロットに対応して順次ＤＴＩＦ（１１１−１〜
ｎ）の出力が送信バス（１０７）に送出される。

一方、高速ディジタル回線からの信号は伝送路インタフ
ェース回路（１０５）でＣＭＩ／ＮＲＺ符号変換され、
フレーム同期が分離、同期が確立して受信データが高速
ディジタル回線の速度で受信バス（１０８）に供給され
る。

受信データのタイムスロットとＡＣＭ　（１０４）の出
力は同期しているのでＡｄＤＥＣＯＤ（１１２−１）が
自装置と判断した時点でＲＧＡＴＥ（１１４−１）が開
き、そのタイムスロットにあたる受信データを受信バス
（１０８）から読み込み、Ｒ５Ｃ０ＮＶ（１１６−１）
に入力する。その出力はＲＤＩＦ（１２２−１）に入力
されてＤＴＥ速度のデータ信号（ＲＤ等）となってＤＴ
Ｈに出力される。従来装置の構成及び動作は以上のごと
くであるが、従来装置では最近サービスの開始された分
岐サービスに対応できない。

高速ディジタル回線の途中に設置される分岐接続装置の
うち両方向分岐接続装置は第５図に示すようにＡＮＤゲ
ートから構成される装置第５図は両方向分岐接続装置（
Ｂｕｔ・・・以下同じ）の機能ブロックダイヤグラムで
ある。

図中（５）はＢＵ、（５１）　、　（５２）はＡ方路の
、（５３）　、　（５４）はＢ方路の、（５５）　、　
（５６）はＣ方路のそれぞれ入力端子（ＩＮ−Ａ−Ｃ）
と、出力端子（ＯＵＴ−Ａ−Ｃ）を示す。

（５７）〜（５９）はＡＮＤゲートである。ＢＵ（５１
はこのように構成されているのでＩＮ−Ａ（５１）の入
力データはＩＮ−Ｃ（５５）が“１”の時には０ＵＴ−
８（５４）に出力されるが、ＩＮ−Ｃ（５５）が“０″
″の時には０”となる、今ＩＮ−Ｃ（５５）から当１亥
ＣＨについてａｌｌ”ｌ”が人力されるとＩＮ−Ａ（５
１）からの入力データはそのまま０ＵＴ−８（５４）に
出力される。同時にＩＮ−＾（５４）の入力データはｌ
Ｎ−８（５３）が１１゛の時には０１ｌＴ−Ｃ（５６）
に出力されるが、１０″の時には“０”となる、今ＩＮ
−Ｂ（５３）から当該ＣＨについてａｌｌ　　“１”が
入力されるとＩＮ−Ａ（５１）からの入力データはその
まま０ＵＴ−Ｃ（５６）に出力される。

第６図は４局（１１〜Ｍ４）にそれぞれ設けられた７０
Ｍ＋１１〜（４）（特に図示していないがＨ１局にはＴ
ＤＭ　１１）が、Ｈ２局にはＴ　Ｄ　Ｍ　（２１が、以
下同様にＴ　Ｄ　Ｍ　ｉ３１、Ｔ　Ｄ　Ｍ　（４１が設
置されているものとする。）が高速ディジタル回線で接
続され、その途中に８０に（５）〜（６）が設置されて
いる場合の伝送信号の１例で、旧〜Ｍ４相互間の信号授
受のため６ＣＨ（４Ｃｚ・６）を設け、それぞれのＣ１
１にデータ（Ａ−Ｌ）あるいはａｌｌ　　“１゛が割り
あてられていることを示している。

１局ＴＤＭｆｌ＋の送信Ｃ）ＩＩではデータＡが割りあ
てられＭ２局ＴＤＭ　（２１にて受信され、同じく送信
Ｃ）１２ではデータＢが割りあてられＭ３局ＴＤＭ　（
３１にて受信され、同じく送信ＣＨ３ではデータＣが割
りあてられＭ４局ＴＤＭ　（４１にて受信されることを
示している。

ＣＨ２−ＣＨ２にはそのＣＨを構成するピントすべてを
“１″に設定したａｌｌ　　“１′が割りあてられ送信
されることを示している。　ＴＤＭ　（１１からの送信
信号は８０（５１のＩＮ−＾（５１）に入力され、ＡＮ
Ｄゲー）　（５７）を経て０ＵＴ−Ｂ（５４）、ＡＮＤ
ゲート（５９）を経て０ＵＴ−Ｃ（５６）にそれぞれ出
力される。すなわちＢＵｆ５１の有する機能によッテ０
ＵＴ−８（５４）　　ニはＣＨＩはＡＡＮＤＧ　、、Ｃ
Ｈ２はＢ、ＣＨ３はＣ，ＣＨ４はり、ＣＨ５はＥＳＣ）
１６はａｌｌ“１”が　出力され、一方、０ＵＴ−Ｃ（
５６）にはＣＨＩはＡ、ＣＨＩ２はＢＡＮＤＨ，ＣＨ３
はＣＡＮＤ　Ｉ　、ＣＨ４はＪ１ＣＨ５はに、ＣＨ６は
Ｆ　ＡＮＤ　Ｌ、の各データが出力される。

Ｍ２局ＴＤ）’Ｉ　（２１で受信する信号中ＣＨ１，４
，５は単独データであるから正しいが、Ｃ）１２．３．
６は正しいデータではないので受信時これを無視する。

こうすることによって各局相互間の通信が行なわれる。

そのためにＴＤ？ｌ　ｆｉｌ〜（４）においては送信、
受信時データの外予め定められたＣＨについてはａｌｌ
′１”を送信する機能、あるいは受信を無視する機能が
必要である。

〔発明が解決しようとする問題点〕

従来のＴＤＭは先に述べたように構成されているので予
め定められた方路別ビットグループについてデータ外の
ａｌｌ　　“１”の信号を送信する機能、あるいは受信
信号を無視するｖ！Ａ能は有せず、従って分岐サービス
に対応できないという問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので分岐サー゛ビスに対応できる装置を得ることを
目的とする。

〔問題点を解決するための手段〕

この発明に係るＴＤＭ　は口ＴＩＦ（１１１−１〜ｎ）
にａｌｌ“１”符号発生回路と、該ａｌｌ　　“ｌ”符
号発生回路の出力と５ＤＲＩＦの出力のいずれか一方を
切替出力する送信信号切替回路と、ＲＧＡＴＥ（１１４
〜１〜ｎ）の出力を制御する受信制御ゲートを設け、多
重化制御回路から送信信号切替回路と受信制御ゲートを
方路別ビットグループ単位で制御する送信制御信号と受
信制御信号を予め定められた方路別ビー／　）汐゛ルー
プ単位の情報によって順次上記［ＩＴＩＦに送出するよ
うにしたものである。

〔作用〕

この発明における丁Ｄ？ｌは多重化制御ｎ回路がらＤＴ
ＩＦの送信信号切替回路と、受信制御ゲートをそれぞれ
方路別ピントグループ単位で制御する送信制御信号（１
０９）　　と、受信制御信号（１１０）を予め定められ
た方路別ビットグループ単位の情報によって順次ＤＴＩ
Ｆに送出するようにしたので、各局ＴＤＨの送信信号を
予め定められた方路別ビソトグループ割当に従って、デ
ータまたはａｌｌ　　“１”とし、同時に各局ＴＤＭで
は予め定められた方路別ビットグループ割当に従って受
信信号を受信するがまたは無視することができ、高速デ
ィジタル回線における分岐サービスに使用することがで
きるようになる。

〔発明の実−施例〕

以下、この発明の一実施例を図について説明する。

第１図において（１０１）はＤＴＥからの入力データあ
るいは高速ディジタル回線からの受信信号のビット毎の
多重化／多重分離化を制御すると共に送信信号切替回路
を制御する送信制御Ｉ倍信号１０９）　　と、受信制御
信号（１１０）　とを、予め定められた方路別ビットグ
ループ単位の情報によって順次ＤＴＩＦ（１１１−１〜
ｎ）に送出する多重化制御回路、（１０４）〜（１０８
）は第４図のものと同一であり、（１１１−１〜ｎ）は
［１ＴＩＦである。

以下はＤＴＩＦ（１１１−１〜ｎ）を構成するもので、
（１１２−１〜ｎ）〜（１１５−１〜ｎ）及び（１２０
−１〜ｎ）〜（１２２−１〜ｎ）は第４図のもので同一
である。（１１６−１〜ｎ）は受信制御ゲートを形成す
るＮＡＮＤゲート、（１１７−１〜ｎ）、（１１８−１
〜ｎ）、（１１９−１〜ｎ）は送信信号切替回路を形成
する０ＲＳＡＮＤ及びＮＡＮＤゲートである。これらは
送信信号切替回路の機能説明を分り易くするために記載
するものである。　（１２３−１＝ｎ）はａｌｌ”ｌ”
符号発生回路であって第４図と同一番号は同一内容を示
す。

第２図は第１図に示す送信制御信号（１０９）及び受信
制御信号（１１０）の値の設定表である。第３図は第２
図に示す送信制御信号（１０９）及び受信制御信号（１
１０）の設定に従った場合の各局で送受信される伝送信
号例である０本図では４局（Ｍ１〜門４）間の信号伝送
を行なうために６方路が必要であり、従って７６８にゝ
″の１フレーム９６ビツトを１６ビツト（２オクテツト
）毎に分けて６つの方路別ビットグループを構成するよ
うにし、各方路別ビットグループにＡ〜Ｌまでのグルー
プ名を付しているが、グループ内ではビット多重方式と
している０例えばビットグループＡはＭｌ−Ｒ４、同Ｂ
はＭｌ　−Ｒ３、同ＣはＨ１→Ｍ４、同りはＲ２−Ｒ３
であることを示している。以下同様。

次にこの第１図の動作について説明する。第１図におい
て、多重化制御回路（１０１）からは送信信号あるいは
受信信号の方路別ビットグループ毎に予め定められた方
路別ビットグループ単位の情報に従って送信制御信号（
１０９）　　と受信制御信号（１１０）を順次ＤＴＩＦ
（１１１−１〜ｎ）に送出される。

第２図はその設定表の１例で図示するごと（グループ単
位に各局において１０１あるいは′″ｌ”を送出する。

即ち送信制御信号（１０９）　は当該グループでデータ
を送信する場合は“０”を、ａｌｌ“１”を送信する場
合は“１”を、受信信号をＲ５Ｃ０ＮＶ　（１２０−１
〜ｎ）に入力する場合には“Ｏ゛を、入力禁止する場合
は′１°であるように設定しておく、その送信制御信号
（１０９）、受信制御信号（１１０）は各ＤＴＩＦ（１
１１−１＝ｎ）に供給されている。

各ＤＴＩＦ（１１１−１）ではＯＴＥからのデータ信号
は５ＤＲＩＦ（１２１−１）　に受信され、ついでＮＡ
ＮＩＩゲート（１１９−１）に入力される。一方ＡｄＤ
ＥＣＯＤ（１１２−１）がアドレスバス（１０６）から
のアドレス信号を受信して自装置と判断するとその出力
によって５ＧＡＴＥ（１１３−１）ＲＧＡＴＥ（１１４
−１）が出力した時点で、送信制御信号（１０９）が６
０９であればＮＡＮＤゲート（１１９−１）　　は開き
、５ＤＲＩＰ（１２１−１）からのデータ信号をＯＲゲ
ート（１１７−１）経由５ＳＣＯＮＶ（１１５−１）に
入力する。速度変換されて送信バス（１０７）にデータ
信号が出力される。そのタイムスロットにデータがのる
ことになる。以降の動作は従来装置と同一であるので説
明は省略する。

送信制御信号（１０９）が“１”の場合にはＡＮＤゲー
　ト（１１８−１）が開き、そのタイムスロットのピン
トを“１゛にするａｌｌ　　“１”符号発生回路（１２
３〜１）の出力が５ＳＣＯＮＶ（１１５−１）　ニ入力
され、“１”が送出される。　ＡｄＤＥＣＯＤ（１１２
−１〜ｎ）は順次間いていくが同一方路別ビットグルー
プ内のＤＴＩＦ（１１１−１〜ｎ）は送信制御信号が“
１゛である間“１”を送出する＊　ａｌｌ　　“１”が
形成送出される。

受信バス（１０８）からの受信信号はＲＧＡＴＥ（１１
４−１）を通ってＮＡＮＤゲー）　（１１６−１）　に
入力されるが、その際受信制御ｎ信号（１１０）が“０
”であればＮＡＮＤゲ−）　（１１６−１）　ハ開き受
信信号ハＲ３ｃＯＮＶ（１２０−１）　ニ入力され、Ｒ
ＤＳＩＦ（１２２−１）からデータ信号がＤＴＥに送出
されるが、１１″の場合にはＮＡＮＤゲート（１１６−
１）は開かず従って受信されない、受信は無視される。

なお、上記実施例では分岐接続装置はすべてＡＮＤゲー
トで構成しているのでａｌｌ　　“１”符号が使用され
ているが、逆にａｌｌ　　“θ″を使用するならばａｌ
ｌ　　“１”符号発生回路の代わりにａｌｌ”０”符号
発生回路とすることは当然である。

〔発明の効果〕

以上のようにこの発明によればＤＴＩＦ（１１１−１〜
ｎ）内にａｌｌ　　“１″符号発生回路と、該ａｌｌ　
　“１”符号発生回路の出力とＳ［１ＲＩＦの出力のい
ずれか一方を切替出力する送信信号切替回路と、ＲＧＡ
ＴＥの出力を制御する受信制御ゲートを設け、多重化制
御回路から送信信号切替回路と受信制御ゲートを方路別
ビットグループ単位で制御する送信制御信号と受信制御
信号を予め定められた方路別ビットグループ単位の情報
によって順次ＤＴＩＦに送出するようにしたので、各局
ＴＤＭの送信信号を予め定められた方路別ビットグルー
プ割当に従ってデータ信号またはａｌｌ　　“ｌ”とし
、同時に各局ＴＤＭでは予め定められた方路別ビットグ
ループ割当に従って受信信号を受信しＤＴＥに出力する
かまたは受信禁止し、受信無視とすることができ、高速
ディジタル回線における分岐サービスに対応することが
できる装置を安価に提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例による７０Ｍ装置のブロッ
ク構成図、第２図は第１図における送信制御信号及び受
信制御信号の値設定動作を説明するための説明図、第３
図は第１図における分岐伝送動作を説明するための動作
説明図、第４図は従来の７０Ｍ装置のブロック構成図、
第５図は両方向分岐接続装置のブロック構成図、第６図
は第４図における分岐伝送動作を説明するための動作説
明図である。 （１００）　、　（１０１）・・・多重化制御回路、（
１０４）・・・ＡＣＭ、（１０５）・・・伝送路インタ
フェース回路、（１０６）・・・アドレスバス、（１０
７）・・・送信バス、（１０８）・・・受信バス、（１
０９）・・・送信制御信号、（１１０）・・・受信側Ｊ
Ｒ信号、（１１１−１〜ｎ）　　ＤＴＩＦ、（１１２−
１−ｎ）−＾ｄ［１ＥＯＤ　。 （１１３−１〜ｎ）−３ＧＡＴＥ　、　（１１４−１〜
ｎ）−ＲＧＡＴＺ　、　（１１５−１＝ｎ）　　−５Ｓ
ＣＯＮＶ、　　　（１１６−１〜　ｎ）　　・・・　Ｎ
ＡＮＤ　ゲ　−　ト　、　　（１１９−１〜ｎ）　−Ｎ
ＡＮＤゲート、（１１７−１＝ｎ）　＝ＪＲゲート、（
１１Ｂ−１＝ｎ）−ＡＮＤゲート、（１２１−１＝ｎ）
−３ＤＲＩＦ。 （１２２−１〜ｎ）−ＲＤＳＩＦ　、　（１２３−１〜
ｎ）−ａｌｌ“１”符号発生回路。 なお、図中同一符号は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. データ端末装置とのデータを送受信するインタフェース
   回路と、前記データ端末装置の有するデータ伝送速度を
   高速ディジタル回線速度に速度変換する送信速度変換回
   路と、アドレスバスからの信号を受信して自アドレスと
   一致した時出力するアドレスデコーダと、その出力によ
   って制御される送信ゲート及び受信ゲートと、受信速度
   変換回路からなるビット多重式時分割多重化装置の端末
   インタフェース装置において、該当方路別ビットグルー
   プを構成するビット“１”に設定するａｌｌ“１”符号
   発生回路と、このａｌｌ“１”符号発生回路の出力と前
   記インタフェース回路の出力のいずれか一方を切替出力
   する送信信号切換回路と、前記受信ゲートから前記受信
   速度変換回路への信号を制御する受信制御ゲートを設け
   、別に設ける多重化制御回路から、前記、送信信号切換
   回路を方路別ビットグループ単位で制御し、前記インタ
   フェース回路の出力データ信号と前記ａｌｌ“１”符号
   発生回路の出力の“１”符号のいずれかを切換・出力す
   るように働く送信制御信号と、受信ゲートを方路別ビッ
   トグループ単位で制御し、受信ゲートの出力を前記受信
   速度変換回路に入力あるいは入力阻止するように働く受
   信制御信号とを、予め定められた方路別ビットグループ
   単位の情報によって順次前記端末インタフェース装置に
   送出することを特徴とするディジタル時分割多重化装置
   。