JPS63278474A - Image pickup device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、撮像装置に関するもので、例えば、光電変
換素子により形成される画素信号をMOSFET (絶
縁ゲート形電界効果トランジスタ)を介して取り出し、
その感度が可変にされる機能を持つ固体撮像装置を用い
たものに利用して有効な技術に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to an imaging device. For example, a pixel signal formed by a photoelectric conversion element is extracted via a MOSFET (insulated gate field effect transistor),
The present invention relates to a technique that is effective for use in solid-state imaging devices that have a function of making the sensitivity variable.
従来より、フォトダイオードとスイッチMO3FETと
の組み合わせからなる固体撮像装置が公知である。この
ような固体撮像装置に関しては、例えば特開昭56−1
52382号公報がある。2. Description of the Related Art Solid-state imaging devices consisting of a combination of a photodiode and a switch MO3FET are conventionally known. Regarding such a solid-state imaging device, for example, Japanese Patent Application Laid-Open No. 56-1
There is a publication No. 52382.
上記固体撮像装置を利用した監視用又は家庭用等のテレ
ジジョンカメラでは、光学レンズに自動絞り機構が設け
られている。In a television camera for surveillance or home use that uses the above solid-state imaging device, an automatic aperture mechanism is provided in the optical lens.
〔1発明が解決しようとする問題点〕
上記自動絞り機構部のレンズは、比較的複雑な機械部品
を必要とし、テレジジョンカメラにおけるレンズ部の大
型化及び高コスト化の原因となっている。また、上記自
動絞り機構は、比較的複雑な機械部品からなるため、機
械的機構部分の摩耗による信頼性の点で問題がある。[1. Problems to be Solved by the Invention] The lens of the automatic diaphragm mechanism requires relatively complicated mechanical parts, which causes the lens section of the television camera to become larger and more expensive. . Further, since the automatic throttle mechanism is composed of relatively complicated mechanical parts, there is a problem in reliability due to wear of the mechanical parts.
この発明の目的は、安定で高精度の電子式の自動絞りを
実現した撮像装置を提供することにある。An object of the present invention is to provide an imaging device that realizes a stable and highly accurate electronic automatic diaphragm.
この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。A brief overview of typical inventions disclosed in this application is as follows.
すなわち、二次元状に配列された複数個の画素セルの信
号をインタレース方式で時系列的に出力させる第1の走
査回路と、上記第1の走査回路による垂直走査方向の選
択アドレスと独立したアドレスによりインクレース方式
での垂直走査方向の選択動作を行う第2の走査回路とを
含む固体撮像装置を用いて、上記固体撮像装置の読み出
し信号と所定の絞り量に対応した基準信号を参照して上
記第2走査回路のアドレス指定情報を形成するという感
度制御動作を1ないし複数フレームに1回の割合で行う
。That is, a first scanning circuit that outputs signals of a plurality of pixel cells arranged in a two-dimensional manner in time series in an interlaced manner, and an address that is independent of the selected address in the vertical scanning direction by the first scanning circuit. Using a solid-state imaging device including a second scanning circuit that performs a vertical scanning direction selection operation in an incremental method based on an address, a readout signal of the solid-state imaging device and a reference signal corresponding to a predetermined aperture amount are referred to. The sensitivity control operation of forming addressing information for the second scanning circuit is performed at a rate of once every frame or once every plural frames.
上記した手段によれば、感度設定動作が1ないし複数フ
レームに1回の割合で行われるため、感度制御量に応じ
た出力信号の判定結果を次の感度制御動作に反映させる
−ことができるから、感度制御が過剰に行われることを
防止できる結果、安定した高精度の電子式自動絞り動作
を実現できる。According to the above-mentioned means, the sensitivity setting operation is performed at a rate of once per frame or once every multiple frames, so the determination result of the output signal according to the sensitivity control amount can be reflected in the next sensitivity control operation. As a result of preventing excessive sensitivity control, stable and highly accurate electronic automatic diaphragm operation can be realized.
第3図には、この発明に用いられる感度可変機能を持つ
TS L (TransversalSignal L
ine )方式の固体撮像装置の一実施例の要部回路図
が示されている。同図の各回路素子は、公知の半導体集
積回路の製造技術によって、特に制限されないが、単結
晶シリンコンのような1個の半導体基板上において形成
される。同図の主要なブロックは、実際の半導体集積回
路装置における幾何学的な配置に合わせて描かれている
。FIG. 3 shows a transversal signal L (TS L) having a sensitivity variable function used in the present invention.
A circuit diagram of a main part of an embodiment of a solid-state imaging device of the ine) type is shown. Each circuit element in the figure is formed on a single semiconductor substrate such as, but not limited to, single-crystal silicon using known semiconductor integrated circuit manufacturing techniques. The main blocks in the figure are drawn according to the geometric arrangement in an actual semiconductor integrated circuit device.
画素アレイPDは、4行、2列分が代表として例示的に
示されている。但し、図面が複雑化されてしまうのを防
ぐために、上記4行分のうち、2行分の画素セルに対し
てのみ回路記号が付加されている。1つの画素セルは、
フォトダイオードD1と垂直走査線vL1にそのゲート
が結合されたスイッチMO3FETQIと、水平走査線
HLIにそのゲートが結合されたスイッチM OS F
F、 Ta2の直列回路から構成される。上記フォト
ダイオ−)’D I及びスイッチMO3FETQI、Q
2からなる画素セルと同じ行(水平方向)に配置される
他の同様な画素セル(D2.Q3.Q4)等の出力ノー
ドは、同図において横方向に延長される水平信号線HS
1に結合される。他の行についても上記同様な画素セ
ルが同様に結合される。The pixel array PD is exemplarily shown with four rows and two columns. However, in order to prevent the drawing from becoming complicated, circuit symbols are added to only two of the four rows of pixel cells. One pixel cell is
A switch MO3FETQI whose gate is coupled to the photodiode D1 and the vertical scanning line vL1, and a switch MO3FETQI whose gate is coupled to the horizontal scanning line HLI.
It consists of a series circuit of F and Ta2. Above photodiode)'DI and switch MO3FETQI,Q
The output nodes of other similar pixel cells (D2.Q3.Q4) arranged in the same row (horizontal direction) as the pixel cell consisting of D2, D2, Q3, Q4, etc.
1. Pixel cells similar to those described above are similarly combined for other rows.
例示的に示されている水平走査線HLIは、同図におい
て縦方向に延長され、同じ列に配置される画素セルのス
イッチMO3FETQ2.Q6等のゲートに共通に結合
される。他の列に配置される画素セルも上記同様に対応
する水平走査IHL2等に結合される。The exemplified horizontal scanning line HLI extends vertically in the figure, and includes switches MO3FETQ2 . It is commonly coupled to gates such as Q6. Pixel cells arranged in other columns are also coupled to the corresponding horizontal scanning IHL2 etc. in the same manner as described above.
この実施例では、固体撮像装置に対して実質的な電子式
の自動絞り機能を付加するため、言い換えるならば、フ
ォトダイオードに対する実質的な蓄積時間を可変にする
ため、上記画素アレイを構成する水平信号線H3Iない
しH84等の両端に、それぞれスイッチMO3FETQ
8、Q9及びQ26、Q28が設けられる。右端側に配
置される上記スイッチMO3FETQ8、Q9は、上記
水平信号線H31,H32をそれぞれ縦方向に延長され
る出力線■Sに結合させる。この出力線vSは、端子S
に結合され、この端子Sを介して外部に設けられるプリ
アンプの入力に読み出し信号が伝えられる。また、左端
側に配置される上記スイッチMO3FETQ26、Q2
8は、上記水平信号線H3I、)(S2をそれぞれ縦方
向に延長されるダミー(リセット)出力線DVSに結合
させる。In this embodiment, in order to add a substantial electronic automatic aperture function to the solid-state imaging device, in other words, to make the substantial accumulation time for the photodiode variable, the horizontal A switch MO3FETQ is installed at both ends of the signal lines H3I to H84, etc.
8, Q9 and Q26, Q28 are provided. The switches MO3FETQ8 and Q9 arranged on the right end side connect the horizontal signal lines H31 and H32 to the output line S extending in the vertical direction, respectively. This output line vS is the terminal S
The readout signal is transmitted via this terminal S to the input of an externally provided preamplifier. In addition, the above switches MO3FETQ26 and Q2 arranged on the left end side
8 connects the horizontal signal lines H3I, )(S2) to dummy (reset) output lines DVS extending in the vertical direction.
この出力線DVSは、特に制限されないが、端子RVに
結合される。これによって必要なら上記ダミー出力線D
VSの信号を外部端子RVから送出できるようにしてい
る。This output line DVS is coupled to the terminal RV, although not particularly limited thereto. With this, if necessary, the above dummy output line D
The VS signal can be sent from the external terminal RV.
この実施例では、特に制限されないが、上記各行の水平
信号線H3IないしH34には、端子RPから水平帰線
期間において供給されるリセット信号によってオン状態
にされるスイッチMO3FETQ27、Q29等が設け
られる。これらのMO3FETQ27、Q29等のオン
状態によって、外部端子RVから上記ダミー出力線DV
Sを介して一定のバイアス電圧(図示せず)が各水平信
号wAH81ないしH34に与えられる。上記のような
リセット用MO3FETQ27、Q゛29等が設けられ
る理由は、次の通りである。上記水平信号!l!!lH
81ないしH34に結合されるスイッチMO3FETの
ドレイン等の半導体領域も感光性を持つことがあり、こ
のような寄生フォトダイオードにより形成される偽信号
(スメア、ブルーミング)が、非選択時にフローティン
グ状態にされる水平信号線に蓄積される。そこでこの実
施例では、上述のように水平帰線期間を利用して、全て
の水平信号線H3IないしH34を上記所定のバイアス
電圧にリセットするものである。これにより、選択され
る水平信号線に関しては、常に上記偽信号をリセットし
た状態から画素信号を取り出すものであるため、出、力
される画像信号に含まれる偽信号を大幅に低減できる。In this embodiment, although not particularly limited, the horizontal signal lines H3I to H34 in each row are provided with switches MO3FETQ27, Q29, etc. that are turned on by a reset signal supplied from the terminal RP during the horizontal retrace period. Due to the ON state of these MO3FETs Q27, Q29, etc., the above dummy output line DV is connected from the external terminal RV.
A constant bias voltage (not shown) is applied to each horizontal signal wAH81 to H34 via S. The reason why the reset MO3FETs Q27, Q29, etc. as described above are provided is as follows. Horizontal signal above! l! ! lH
Semiconductor regions such as the drains of switch MO3FETs coupled to 81 to H34 may also be photosensitive, and false signals (smear, blooming) formed by such parasitic photodiodes may be left floating when not selected. is accumulated on the horizontal signal line. Therefore, in this embodiment, all the horizontal signal lines H3I to H34 are reset to the predetermined bias voltage by using the horizontal retrace period as described above. As a result, since pixel signals are always extracted from the selected horizontal signal line in a state in which the false signals have been reset, false signals contained in the image signals to be outputted can be significantly reduced.
なお、上記偽信号(スメア、プルーミング)に関しては
、例えば、特開昭57−17276号公報に詳細に述べ
られている。Note that the above-mentioned false signals (smear, pluming) are described in detail in, for example, Japanese Patent Laid-Open No. 17276/1983.
上記水平走査線HLIないしHL2等には、水平シフト
レジスタH3Rにより形成された水平走査信号が供給さ
れる。A horizontal scanning signal formed by a horizontal shift register H3R is supplied to the horizontal scanning lines HLI to HL2, etc.
上記画素アレイPDにおける垂直選択動作(水平走査動
作)を行う走査回路は、次の各回路により構成される。The scanning circuit that performs the vertical selection operation (horizontal scanning operation) in the pixel array PD is composed of the following circuits.
この実施例では、上記画素アレイPDの水平信号線H3
IないしH34等の両端に、一対のスイッチMO3FE
’、TQ8、Q9等及びスイッチMO3FETQ26、
Q28等が設けられることに対応して一対の走査回路が
設けられる。In this embodiment, the horizontal signal line H3 of the pixel array PD
A pair of switches MO3FE are installed at both ends of I to H34, etc.
', TQ8, Q9 etc. and switch MO3FETQ26,
A pair of scanning circuits are provided corresponding to the provision of Q28 and the like.
この実施例では、産業用途にも適用可能とするため、イ
ンタレースモードの他に選択的な2行同時走査、ノンイ
ンクレースモードでの走査を可能にしている。画素アレ
イPDの右側には、次のような走査回路が設けられる。In this embodiment, in order to be applicable to industrial applications, in addition to the interlace mode, selective two-line simultaneous scanning and non-inclace mode scanning are enabled. The following scanning circuit is provided on the right side of the pixel array PD.
垂直シフトレジスタVSRは、読み出し用に用いられる
出力信号Sv1、SV2等を形成する。これらの出力信
号SV1、SV2等は、インクレースゲート回路ITG
及び駆動回路VDを介して上記垂直走査%lL1ないし
VL4及びスイッチMO3FETQ8.Q9等のゲート
に供給される。The vertical shift register VSR forms output signals Sv1, SV2, etc. used for reading. These output signals SV1, SV2, etc. are output to the increment gate circuit ITG.
and the vertical scanning %lL1 to VL4 and the switches MO3FETQ8 . It is supplied to gates such as Q9.
上記インクレースゲート回路TTGは、インタレースモ
ードでの垂直選択動作(水平走査動作)を行うため、第
1 (奇数)フィールドでは、垂直走査線VLIないし
VL4には、隣接する垂直走査491VLiVI、2と
VI、3の組み合わせで同時選択される。すなわち、奇
数フィールド信号FAによってτfi制御されるスイッ
チMO5FETQI8により、垂直シフトレジスタVS
Rの出力信号Sviは、水平信号線H3Iを選択する垂
直走査線VLIに出力される。同様に、信号FAによっ
て制御されるスイッチMO3FETQ20とQ22によ
って、垂直シフトレジスタVSRの出力信号SV2は、
水平信号線H32とHS3を同時選択するよう垂直走査
線VL2とVL3に出力される。Since the increment gate circuit TTG performs a vertical selection operation (horizontal scanning operation) in the interlace mode, in the first (odd number) field, the vertical scanning lines VLI to VL4 are connected to the adjacent vertical scanning lines 491VLiVI, 2. VI and 3 are selected simultaneously. That is, the vertical shift register VS is controlled by the switch MO5FETQI8 which is controlled by the odd field signal FA
The R output signal Svi is output to the vertical scanning line VLI that selects the horizontal signal line H3I. Similarly, by the switches MO3FETQ20 and Q22 controlled by the signal FA, the output signal SV2 of the vertical shift register VSR is
It is output to vertical scanning lines VL2 and VL3 to simultaneously select horizontal signal lines H32 and HS3.
以下同様な順序の組み合わせからなる一対の水平信号線
の選択信号が形成される。Thereafter, selection signals for a pair of horizontal signal lines consisting of combinations in the same order are formed.
また、第2(偶数)フィールドでは、垂直走査線VLI
ないしVL4には、隣接する垂直走査線VLIとVL2
及びV L 3とvL4の組み合わせで同時選択される
。すなわち、偶数フィールド信号FBによってM?Il
lされるスイッチMO8FETQ19とQ21により、
垂直シフトレジスタ■SRの出力信号SVIは、水平信
号&ff)fslとH82を選択する垂直走査IVLI
とVL2に出力される。同様に、信号FBによって制御
されるスイッチMo S F E’I’ Q 23とQ
25によって、垂直シフトレジスタVSRの出力信号S
V2は、水平信号線H33とH34を同時選択するよう
垂直走査線VL3とVL4に出力される。以下同様な順
序の組み合わせからなる一対の水平信号線の選択信号が
形成される。In addition, in the second (even numbered) field, the vertical scanning line VLI
to VL4, adjacent vertical scanning lines VLI and VL2
and VL3 and vL4 are selected simultaneously. That is, M? by the even field signal FB? Il
The MO8FETs Q19 and Q21 allow
The output signal SVI of the vertical shift register SR is a vertical scanning IVLI that selects the horizontal signal &ff) fsl and H82.
is output to VL2. Similarly, the switches Mo S F E'I' Q 23 and Q controlled by the signal FB
25, the output signal S of the vertical shift register VSR
V2 is output to vertical scanning lines VL3 and VL4 to simultaneously select horizontal signal lines H33 and H34. Thereafter, selection signals for a pair of horizontal signal lines consisting of combinations in the same order are formed.
上記のようなインクレースゲート回路ITGと、次の駆
動回路DVとによって、以下に説明するような複数種類
の水平走査動作が実現される。The increment gate circuit ITG as described above and the following drive circuit DV realize a plurality of types of horizontal scanning operations as described below.
上記1つの垂直走査線VLIに対応されたインタレース
ゲート回路ITGからの出力信号は、スイッチMO3F
ETQ14とQ15のゲートに供給される。これものス
イッチMO3FETQ14とQ15の共通化されたドレ
イン電極は、端子V3に結合される。上記スイッチMO
S F ETQ 14は、端子v3から供給される信号
を上記垂直走査線VLIに供給する。また、スイッチM
O3FETQ15は、上記端子v3から供給される信号
を水平信号線H3Iを出力線VSに結合させるスイッチ
MO3FETQ8のゲートに供給される。The output signal from the interlaced gate circuit ITG corresponding to the one vertical scanning line VLI is transmitted to the switch MO3F.
Supplied to the gates of ETQ14 and Q15. The common drain electrodes of switch MO3FETs Q14 and Q15 are also coupled to terminal V3. Above switch MO
S F ETQ 14 supplies the signal supplied from terminal v3 to the vertical scanning line VLI. Also, switch M
The O3FETQ15 is supplied with the signal supplied from the terminal v3 to the gate of a switch MO3FETQ8 that couples the horizontal signal line H3I to the output line VS.
また、出力信号のハイレベルがスイッチMO3FETQ
14、Q15によるしきい値電圧分だけ低下してしまう
のを防止するため、特に制限されないが、MO3FET
QI 4のゲートと、MO3FETQ15の出力側(ソ
ース側)との間にキャパシタC1が設けられる。これに
よって、インクレースゲート回路ITGからの出力信号
がハイレベルにされるとき、端子v3の電位をロウレベ
ルにしておいてキャパシタC1にプリチャージを行う。Also, the high level of the output signal is the switch MO3FETQ
14. In order to prevent the threshold voltage from decreasing by the threshold voltage due to Q15, although not particularly limited, MO3FET
A capacitor C1 is provided between the gate of QI4 and the output side (source side) of MO3FETQ15. As a result, when the output signal from the increase gate circuit ITG is set to a high level, the potential of the terminal v3 is set to a low level and the capacitor C1 is precharged.
この後、端子v3の電位をハイレベルにすると、キャパ
シタCIによるブートストラップ作用によって上記MO
5FETQI 4及びQ15のゲート電圧を昇圧させる
ことができる。After this, when the potential of the terminal v3 is set to high level, the above-mentioned MO
The gate voltage of 5FET QI4 and Q15 can be boosted.
上記垂直走査線VLIに隣接する垂直走査線VL2に対
応されたインクレースゲート回路ITGからの出力信号
は、スイッチMO3FETQI 6とQ17のゲートに
供給される。これらのスイッチMO3FETQI 6と
Q17の共通化されたドレイン電極は、端子v4に結合
される。上記スイッチMO3FETQ16は、端子v4
から供給される信号を上記垂直走査線VL2に供給する
。スイッチMO8FETQ17は、上記端子v4から供
給される信号を水平信号線H32を出力線VSに結合さ
せるスイッチMO3FETQ9のゲートに供給される。The output signal from the incremental gate circuit ITG corresponding to the vertical scanning line VL2 adjacent to the vertical scanning line VLI is supplied to the gates of the switches MO3FETs QI6 and Q17. The common drain electrodes of these switches MO3FET QI 6 and Q17 are coupled to terminal v4. The above switch MO3FETQ16 has a terminal v4
A signal supplied from the vertical scanning line VL2 is supplied to the vertical scanning line VL2. The switch MO8FETQ17 is supplied to the gate of the switch MO3FETQ9 which couples the signal supplied from the terminal v4 to the horizontal signal line H32 to the output line VS.
出力信号のハイレベルがスイッチMO3FETQ16、
Q17によるしきい値電圧分だけ低下してしまうのを防
止するため、特に制限されないが、MO3FETQI
6のゲートとMO3FETQI 7の出力側(ソース側
)との間にキャパシタC2が設けられる。これによって
、上記同様なタイミングで端子v4の電位を変化させる
ことによりキャパシタC2によるブートストラップ作用
によって上記MO3FIF、TQ16及びQ16のゲー
ト電圧を昇圧させることができる。The high level of the output signal is the switch MO3FETQ16,
In order to prevent the threshold voltage from decreasing by the threshold voltage due to Q17, MO3FET QI
A capacitor C2 is provided between the gate of MO3FET QI 6 and the output side (source side) of MO3FET QI 7. As a result, by changing the potential of the terminal v4 at the same timing as described above, the gate voltages of the MO3FIF, TQ16, and Q16 can be boosted by the bootstrap action of the capacitor C2.
上記端子v3は、奇数番目の垂直走査線(水平信号線)
に対応した駆動用のスイッチMO3FETに対して共通
に設けられ、端子■4は偶数番目の垂直走査NIA(水
平信号線)に対して共通に設けられる。The above terminal v3 is an odd-numbered vertical scanning line (horizontal signal line)
Terminal 4 is provided in common for the drive switch MO3FET corresponding to the 2nd terminal, and the terminal 4 is provided in common for even-numbered vertical scanning NIAs (horizontal signal lines).
以上のことから理解されるように、端子■3とv4に択
一的にタイミング信号を供給すること及び上記インタレ
ースゲート回路ITGによる2行同時選択動作との組み
合わせによって、インクレースモードによる読み出し動
作が可能になる。例えば、端子FAがハイレベルにされ
る奇Bフィールドのとき、端子v4をロウレベルにして
おいて、端子v3に上記垂直シフトレジスタVSRの動
作と同期したタイミング信号を供給することによって、
垂直走査キ♀(水平信号綿)をVLI(H31) 、V
L 3 (H33) ノJIIiニ選択することがで
きる。また、端子FBがハイレベルにされる偶数フィー
ルドのとき、端子v3をロウレベルにしておいて、端子
■4に上記垂直シフトレジスタVSRの動作と同期した
タイミング信号を供給することによって、垂直走査線(
水平信号線)をVL2(H32) 、VL4 (H3
4)の順に選択することができる。As can be understood from the above, the reading operation in the incremental mode is performed by selectively supplying the timing signal to the terminals 3 and v4 and the simultaneous selection of two rows by the interlace gate circuit ITG. becomes possible. For example, in an odd B field in which the terminal FA is set to a high level, by keeping the terminal v4 at a low level and supplying a timing signal synchronized with the operation of the vertical shift register VSR to the terminal v3,
Vertical scanning key (horizontal signal line) to VLI (H31), V
L 3 (H33) No JIIi can be selected. In addition, in an even field in which the terminal FB is set to high level, the vertical scanning line (
horizontal signal line) to VL2 (H32), VL4 (H3
4) can be selected in this order.
一方、上記端子v3と■4を同時に上記同様にハイレベ
ルにすれば、上記インタレースゲート回路ITGからの
出力信号に応じて、2行同時走査を行うことができる。On the other hand, if the terminals v3 and {circle around (2)} are simultaneously set to high level in the same manner as described above, two rows can be simultaneously scanned in accordance with the output signal from the interlace gate circuit ITG.
この場合、上記のように2つのフィールド信号FAとF
Bによる2つの画面毎に出力される2つの行の組み合わ
せが1行分上下にシフトされることにより、空間的重心
の上下シフト、言い換えるならば、等価的なインクレー
スモードが実現される。In this case, as mentioned above, two field signals FA and F
By shifting the combination of two lines outputted every two screens by B up and down by one line, the spatial center of gravity is shifted up and down, in other words, an equivalent increase mode is realized.
さらに、例えば端子FBのみをハイレベルにして、1つ
の垂直走査タイミングで水平シフトレジスタH3Rを2
回動作させて、それに同期して端子v3とv4をハイレ
ベルにさせることによって、VLI、VL2.VL3.
VI、4の順のようニノンインタレースモードでの選択
動作を実現できる。Furthermore, for example, by setting only the terminal FB to a high level, the horizontal shift register H3R is set to 2 at one vertical scanning timing.
By making the terminals v3 and v4 go high level in synchronization with the operation, VLI, VL2 . VL3.
It is possible to realize the selection operation in the Ninon interlace mode as in the order of VI and 4.
この場合、より高画質とするために、水平シフトレジス
タ)(SR及び垂直シフトレジスタVSRに供給される
クロックが2倍の周波数にされることが望ましい、すな
わち、端子H1とH2及び端子v1とv2から水平シフ
トレジスタH3R及び垂直シフトレジスタVSRに供給
されるクロック信号の周波数を2倍の高い周波数にする
ことによって、1秒間に60枚の画像をノンインタレー
ス方式により読み出すことができる。なお、端子HIN
及びVINは、上記シフトレジスタH3R,VSRによ
ってそれぞれシフトされる入力信号を供給する端子であ
り、入力信号が供給された時点からシフト動作が開始さ
れる。このため、上記インクレースゲート回路TTG及
び入力端子V3.V4に供給される人力信号の組み合わ
せによって、上記2行同時読み出し、インタレース走査
、ノンインクレース走査等を行う場合には、出力信号の
垂直方向の上下関係が逆転せぬよう、上記シフトレジス
タVSRの入力信号の供給の際に、タイミング的な配慮
が必要である。In this case, in order to achieve higher image quality, it is desirable that the clocks supplied to the horizontal shift register (SR) and the vertical shift register VSR be doubled in frequency, i.e., terminals H1 and H2 and terminals v1 and v2. By doubling the frequency of the clock signal supplied to the horizontal shift register H3R and vertical shift register VSR from the terminal, it is possible to read out 60 images per second in a non-interlaced manner. HIN
and VIN are terminals that supply input signals to be shifted by the shift registers H3R and VSR, respectively, and the shift operation is started from the time the input signals are supplied. Therefore, the increase gate circuit TTG and the input terminal V3. When performing the above-mentioned two-row simultaneous readout, interlace scanning, non-inclace scanning, etc. by combining the human input signals supplied to V4, the shift register VSR is adjusted so that the vertical relationship of the output signals is not reversed. Timing considerations need to be taken into consideration when supplying input signals.
また、上記各垂直走査線VLI及びそれに対応したスイ
ッチMO3FETQ8のゲートと回路の接地電位点との
間には、リセット用MOS F ETQIOとQllが
設けられる。これらのリセット用MO3FETQIOと
Qllは、他の垂直走査線及びスイッチMO3FETに
対応して設けられるリセット用MOS F ETと共通
に端子v2から供給されるクロック信号を受けて、上記
選択状態の垂直走査線及びスイッチMO3FETのゲー
ト電位を高速にロウレベルに引き抜くものである。Furthermore, reset MOS FETs QIO and Qll are provided between the gates of the vertical scanning lines VLI and the corresponding switches MO3FETQ8 and the ground potential point of the circuit. These reset MO3FETs QIO and Qll receive a clock signal supplied from the terminal v2 in common with the reset MO3FETs provided corresponding to other vertical scanning lines and switch MO3FETs, and reset the vertical scanning line in the selected state. And the gate potential of the switch MO3FET is pulled out to a low level at high speed.
この実施例では、前述のように感度可変機能を付加する
ために、感度制御用の垂直シフトレジスタV S RE
、インタレースゲート回路ITGE及び駆動回路DVE
が設けられる。これらの感度制御用の各回路は、特に制
限されないが、上記画素アレイPDに対して、左側に配
置される。これらの垂直シフトレジスタVSRE、イン
タレースゲート回路ITG及び駆動回路DVEは、上記
読み出し用の垂直シフトレジスタVSR、インクレース
ゲート回路ITG及び駆動回路DVと同様な回路により
構成される。端子V I F、ないしV4R及びVTN
E並びにFAF、、ABEからそれぞれ上記同様なタイ
ミング信号が供給される。この場合、上記読み出し用の
垂直シフト【ノジスタVSRと上記感度可変用の垂直シ
フトレジスタVSREとを同期したタイミングでのシフ
ト動作を行わせるため、特に制限されないが、端子VI
Eとvl及びV2Eとv2には、同じクロック信号が供
給される。したがって、上記端子VIEとVl及びV2
Eと■2とは、内部回路により共通化するものであって
もよい。上記のように独自の端子vIE及びV2Eを設
けた理由は、この固体撮像装置を手動絞りや従来の機械
的絞り機能を持つテレビジョンカメラに適用可能にする
ためのものである。このように感度可変動作を行わない
場合、上記端子V I F、及びV2Eを回路の接地電
位のようなロウレベルにすること等によって、上記垂直
シフトレジスタVSREの無駄な消費電力の発生をおさ
れるよう配慮されている。In this embodiment, in order to add a sensitivity variable function as described above, a vertical shift register V S RE for sensitivity control is used.
, interlace gate circuit ITGE and drive circuit DVE
is provided. Each of these sensitivity control circuits is arranged on the left side with respect to the pixel array PD, although it is not particularly limited. These vertical shift register VSRE, interlaced gate circuit ITG, and drive circuit DVE are constituted by circuits similar to the above-described vertical shift register VSR for reading, incremented gate circuit ITG, and drive circuit DV. Terminal V IF, or V4R and VTN
Timing signals similar to those described above are supplied from E, FAF, and ABE, respectively. In this case, in order to perform a shift operation at a synchronized timing between the vertical shift register for readout [no register VSR] and the vertical shift register VSRE for variable sensitivity, the terminal VI
The same clock signal is supplied to E and vl and V2E and v2. Therefore, the above terminals VIE, Vl and V2
E and (2) may be shared by an internal circuit. The reason why the unique terminals vIE and V2E are provided as described above is to enable this solid-state imaging device to be applied to a television camera having a manual aperture function or a conventional mechanical aperture function. When variable sensitivity operation is not performed in this way, wasteful power consumption of the vertical shift register VSRE can be avoided by setting the terminals VIF and V2E to a low level similar to the ground potential of the circuit. This is taken into consideration.
次に、この実施例の固体撮像装置における感度制御動作
を説明する。Next, the sensitivity control operation in the solid-state imaging device of this embodiment will be explained.
説明を簡単にするために、上記ノンインタレースモード
による垂直走査動作を例にして、以下説明する0例えば
、感度制御用の垂直シフトレジスタVSRE、インタレ
ースゲート回路ITGE及び駆動回路D V F、によ
って、読み出し用の垂直シフトレジスタVSR,インク
レースゲート回路ITG及び駆動回路DVによる第1行
目(垂直走査線VL 1、水平信号線H31)の読み出
しに並行して、第4行目(垂直走査線VL4、水平信号
線1(34)の選択動作を行わせる。これによ−って、
水平シフトレジスタH3Rにより形成される水平走査線
HL1.H1,2等の選択動作に同期して、出力信号に
’s V Sには第1行目におけるフォトダイオードD
1、D2等に蓄積された光信号が時系列的に読み出され
ろ。この読み出し動作は、端子Sから負荷抵抗を介した
上記光信号に対応した電流の供給によって行われ、読み
出し動作と同時にプリチャージ(リセット)動作が行わ
れる。同様な動作が、第4行目におけろフォトダイオー
ドにおいても行われる。この場合、上記のような感度可
変用の走査回路(VSRE、ITGE、r)VB)によ
って、第4行口の読み出し動作は、ダミー出力線DVS
に対して行われる。感度制御動作のみを行う場合、端子
RVには端子Sと同じバイアス電圧が与えられている。To simplify the explanation, the vertical scanning operation in the non-interlaced mode will be taken as an example. , the fourth row (vertical scanning line Perform the selection operation of VL4 and horizontal signal line 1 (34).As a result,
Horizontal scanning line HL1. formed by horizontal shift register H3R. In synchronization with the selection operation of H1, 2, etc., the output signal 's V S is the photodiode D in the first row.
1, the optical signals accumulated in D2, etc. are read out in time series. This read operation is performed by supplying a current corresponding to the optical signal from the terminal S through the load resistor, and a precharge (reset) operation is performed simultaneously with the read operation. A similar operation is performed for the photodiodes in the fourth row. In this case, the readout operation at the beginning of the fourth row is performed by the scanning circuit for variable sensitivity (VSRE, ITGE, r)VB) as described above, using the dummy output line DVS.
It is done for. When only the sensitivity control operation is performed, the same bias voltage as the terminal S is applied to the terminal RV.
これによって、第4行目の各画素セルに既に蓄積された
光信号の掃き出し、言い換えるならば、リセット動作が
行われる。As a result, the optical signals already accumulated in each pixel cell in the fourth row are swept out, or in other words, a reset operation is performed.
したがって、上記垂直走査動作によって、読み出し用の
垂直シフトレジスタVSR,インクレースゲート回路I
TG及び駆動回路DVによる第4行目(垂直走査線VL
4、水平信号線H34)の読み出し動作は、上記第1行
ないし第3行の読み出し動作の後に行われるから、第4
行目に配置される画素セルのフォトダイオードの蓄積時
間は、3行分の画素セルの読み出し時間となる。Therefore, by the above vertical scanning operation, the vertical shift register VSR for reading and the increase gate circuit I
The fourth row (vertical scanning line VL) by TG and drive circuit DV
4. The readout operation of the horizontal signal line H34) is performed after the readout operations of the first to third rows, so the fourth
The storage time of the photodiode of the pixel cell arranged in the row is the readout time of the pixel cells of three rows.
上記に代えて、感度制御用の垂直シフトレジスタVSR
E、インタレースゲート回路rTGE及び駆動回路D
V Eによって、読み出し用の垂直シフトレジスタVS
R,インクレースゲート回路■TG及び駆動回路DVに
よる第1行目(垂直走査%1VL1、水平信号vA)(
31)の読み出しに並行して、第2行目(垂直走査線V
L2、水平信号線H32)の選択動作を行わせる。これ
によって、水平シフトレジスタH3Rにより形成される
水平走査線HLI、HL2等の選択動作に同期して、出
力信号FJAvSには第1行目におけるフォトダイオー
ドD1、D2等に蓄積された光信号が時系列的に読み出
される。この読み出し動作は、端子Sから′v1.荷抵
抗全抵抗た上記光信号に対応した電流の供給によって行
われ、読み出し動作と同時にプリチャージ(リセット)
動作が行われる。同様な動作が、第2行目におけるフォ
トダイオードD3、D4等においても行われる。これに
よって、上記第1行目の読み出し動作と並行して第2行
目の各画素セルに既にM積された光信号の掃き出し動作
が行われる。したがって、上記垂直走査動作によって、
読み出し用の垂直シフトレジスタVSR、インクレース
ゲート回路ITG及び駆動回路DVによる第2行目(垂
直走査線VL2、水平信号線H82)の読み出し動作は
、上記第1行の読み出し動作の後に行われるから、第2
行目に配置される画素セルのフォトダイオードの蓄積時
間は、1行分の画素セルの読み出し時間となる。これに
よって、上記の場合に比べて、フォトダイオードの実質
的な蓄積時間を1/3に減少させること、言い換えるな
らば、感度を1/3に低くできる。In place of the above, vertical shift register VSR for sensitivity control
E. Interlace gate circuit rTGE and drive circuit D
Vertical shift register VS for reading by VE
R, Increment gate circuit ■First line by TG and drive circuit DV (vertical scan %1VL1, horizontal signal vA) (
31), the second row (vertical scanning line V
L2, horizontal signal line H32) is selected. As a result, in synchronization with the selection operation of the horizontal scanning lines HLI, HL2, etc. formed by the horizontal shift register H3R, the output signal FJAvS includes the optical signals accumulated in the photodiodes D1, D2, etc. in the first row. Read out serially. This read operation is performed from terminal S to 'v1. This is done by supplying a current corresponding to the above optical signal that has the total resistance of the load resistance, and precharges (resets) at the same time as the read operation.
An action is taken. A similar operation is performed in the photodiodes D3, D4, etc. in the second row. As a result, in parallel with the readout operation of the first row, the operation of sweeping out the M optical signals already accumulated in each pixel cell of the second row is performed. Therefore, by the above vertical scanning operation,
The readout operation of the second row (vertical scanning line VL2, horizontal signal line H82) by the readout vertical shift register VSR, increase gate circuit ITG, and drive circuit DV is performed after the readout operation of the first row. , second
The storage time of the photodiode of the pixel cell arranged in the row is the readout time of the pixel cell for one row. As a result, compared to the above case, the actual storage time of the photodiode can be reduced to 1/3, or in other words, the sensitivity can be lowered to 1/3.
上述のように、感度制御用の走査回路によっζ行われる
先行する垂直走査動作によってその行の画素セルがリセ
ットされるから、そのリセント動作から上記読み出し用
の走査回路による実際な読み出しが行われるまでの時間
が、フォトダイオードに対する蓄積時間とされる。した
がって、525行からなる画素アレイにあっては、上記
両垂直走査回路による異なるアドレス指定と共通の水平
走査回路による画素セルの選択動作によって、1行分の
読み出し時間を単位(最小)として最大525までの多
段階にわたる蓄積時間、言い換えるならば、525段階
にわたる感度の設定を行うことができる。ただし、受光
面照度の変化が、上記1画面を構成する走査時間に対し
て無視でき、実質的に一定の光がフォトダイオードに入
射しているものとする。なお、最大感度(525)は、
上記感度制御用の走査回路は非動作状態のときに得られ
る。As mentioned above, the pixel cells in that row are reset by the preceding vertical scanning operation performed by the scanning circuit for sensitivity control, so the actual reading by the scanning circuit for reading is performed from the recent operation. The time up to this point is taken as the storage time for the photodiode. Therefore, in a pixel array consisting of 525 rows, the readout time for one row is up to 525 rows per unit (minimum) due to the different addressing by both vertical scanning circuits and the pixel cell selection operation by the common horizontal scanning circuit. In other words, the sensitivity can be set over 525 stages. However, it is assumed that the change in the light-receiving surface illuminance can be ignored with respect to the scanning time constituting one screen, and that substantially constant light is incident on the photodiode. The maximum sensitivity (525) is
The scanning circuit for sensitivity control is obtained in a non-operating state.
上記のような感度制御動作にあっては、画素信号の読み
出しと先行する垂直走査動作によるリセット動作とが並
行して行われる。このため、リセット動作のための画素
信号が、基板等を介した容量結合によって読み出し信号
に混合してしまう場合が生じる。このような容量結合が
生じると、読み出し画素信号にはテレビジョン受像機に
おけるゴーストのようなノイズが生じて画質を劣化させ
る虞れがある。In the sensitivity control operation as described above, reading out pixel signals and resetting operation by the preceding vertical scanning operation are performed in parallel. Therefore, a pixel signal for a reset operation may be mixed with a readout signal due to capacitive coupling via the substrate or the like. When such capacitive coupling occurs, there is a possibility that ghost-like noise in a television receiver may occur in the read pixel signal, degrading the image quality.
そこで、この実施例では、特に制限されないが、上記水
平走査線HLI、)IL2等に対して、ダイオード接続
されたMO3FETQ30.31等を介して外部端子s
pから強制的に全水平走査線を選択状態にさせる機能を
付加する。すなわち、上記端子SPをハイレベルにする
と、水平シフトレジスタ)ISRの動作に無関係に、ダ
イオード形態のMO3FETQ30、Q31等が全てオ
ン状態になって全水平走査線1(Ll、HL2等にハイ
レベルを供給して選択状態にさせることができる。Therefore, in this embodiment, external terminals s are connected to the horizontal scanning lines HLI, IL2, etc. via diode-connected MO3FETQ30.
Adds a function to forcibly select all horizontal scanning lines from p. That is, when the terminal SP is set to a high level, the diode-type MO3FETs Q30, Q31, etc. are all turned on, and all horizontal scanning lines 1 (Ll, HL2, etc.) are set to a high level, regardless of the operation of the horizontal shift register (ISR). It can be supplied and put into the selected state.
また、上記ダイオード形態のMO3FETQ30゜Q3
1等のような一方向性素子を介して上記選択レベルを供
給するものであるため、上記端子SPをロウレベルにす
れば、上記MO3FETQ30゜Q31等はオフ状態を
維持する。これによって、上記のような強制的な同時選
択回路を設けても、水平シフトレジスタH3Rのシフト
動作に従った水平走査線HLI、HL2等が時系列的に
選択レベルにされる動作の妨げになることはない、なお
、水平シフトレジスタH3Rが、ダイナミック型回路に
より構成される等によって、上記のような強’、FA的
な水平走査線f(Ll、HL2等の選択レベルによって
そのシフト動作に悪影響が生じるなら、ト記選択レベル
が水平シフトレジスタH3Rの内部に伝わらないような
スイッチ回路等が付加される。Also, MO3FETQ30゜Q3 in the above diode form
Since the selection level is supplied through a unidirectional element such as MO3FETQ30.degree. As a result, even if the forcible simultaneous selection circuit as described above is provided, the horizontal scanning lines HLI, HL2, etc., according to the shift operation of the horizontal shift register H3R, are prevented from being brought to the selection level in time series. However, since the horizontal shift register H3R is configured with a dynamic circuit, the shift operation may be adversely affected by the selection level of the FA-like horizontal scanning line f (Ll, HL2, etc.) as described above. If this occurs, a switch circuit or the like is added to prevent the selection level from being transmitted to the inside of the horizontal shift register H3R.
上記水平走査線HL1.HL2等の同時選択動作を後述
するような水平帰線期間により行われるとともに、上記
先行する垂直走査を開始させる。The horizontal scanning line HL1. Simultaneous selection operations such as HL2 are performed during the horizontal retrace period as will be described later, and the preceding vertical scanning is started.
これにより、上記リセットさせるべき行の全画素の信号
を予め強制的にリセットさせることができる。したがっ
て、上記水平シフトレジスタHSRによる水平走査線の
選択動作に伴い画素信号の読み出しにおいて、先行する
行からは実質的に画素信号が出力されない。これによっ
て、上記基板等を介した容量結合が存在しても読み出し
信号には上述のようなノイズが現れない。Thereby, the signals of all pixels in the row to be reset can be forcibly reset in advance. Therefore, when reading pixel signals in accordance with the horizontal scanning line selection operation by the horizontal shift register HSR, substantially no pixel signals are output from the preceding row. As a result, even if there is capacitive coupling via the substrate or the like, the above-mentioned noise does not appear in the read signal.
第1図には、上記固体撮像装置を用いた、自動絞り機能
を持つ撮像装置の一実施例のブロック図が示されている
。FIG. 1 shows a block diagram of an embodiment of an imaging device using the solid-state imaging device described above and having an automatic aperture function.
固体撮像装置MIDは、上記第1図に示したような感度
可変機能を持つものである。この固体撮像装置MTDか
ら出力される読み出し信号は、プリアンプによって増幅
される。この増幅信号Voutは、一方において図示し
ない信号処理回路に供給され、例えばテレビジョン用の
画像信号とされる。上記増幅信号Voutは、他方にお
いて自動絞り制御用に利用される。すなわち、上記増幅
信号Voutは、ロウパスフィルタLPFと検波回路D
ETからなる平滑回路により平均的な直流レベルに変換
される。この直流レベルVDは、電圧比較回路COMP
の一方の入力(+)に供給される。The solid-state imaging device MID has a variable sensitivity function as shown in FIG. 1 above. The readout signal output from this solid-state imaging device MTD is amplified by a preamplifier. This amplified signal Vout is supplied to a signal processing circuit (not shown) on the one hand, and is used as, for example, an image signal for television. The amplified signal Vout is used on the other hand for automatic aperture control. That is, the amplified signal Vout is passed through the low pass filter LPF and the detection circuit D.
It is converted to an average DC level by a smoothing circuit consisting of an ET. This DC level VD is determined by the voltage comparator circuit COMP.
is supplied to one input (+) of the
上記電圧比較回路COMPの他方の入力(−)には、感
度設定用の基準電圧Vrefが供給される。A reference voltage Vref for setting sensitivity is supplied to the other input (-) of the voltage comparison circuit COMP.
上記電圧比較回路COMPにより形成される出力信号は
、感度制御動作を構成するアップ/ダウンカウンタ回路
C0UNTのアップ/ダウン制御端子U/Dに供給され
る。上記カウンタ回9COUNTの針数出力信号は、制
御回路C0NTに供給される。制御回路C0NTは、上
記計数出力信号を解読するとともに、固体撮像装置MI
Dに前述のような走査タイミングを制御するクロック信
号を供給する駆動回路からの信号VIN、及びvl等を
受けて、固体撮像袋ffM I Dの読み出しタイミン
グを参照して、それに実質的に先行する信号VINEを
形成する。すなわち、上記タイミング信号VINを基準
にして、必要な絞り量(感度)に対応した先行するタイ
ミング信号VINEを形成するものであるため、実際に
は上記タイミング信号VINに遅れて信号VINEが形
成される。The output signal formed by the voltage comparison circuit COMP is supplied to an up/down control terminal U/D of an up/down counter circuit C0UNT that constitutes a sensitivity control operation. The stitch number output signal of the counter 9COUNT is supplied to the control circuit C0NT. The control circuit C0NT decodes the count output signal and also outputs the solid-state imaging device MI.
In response to the signals VIN and vl etc. from the drive circuit which supplies clock signals for controlling the scanning timing as described above to D, the readout timing of the solid-state imaging bag ffM I is referred to and substantially precedes it. Forms the signal VINE. That is, since the preceding timing signal VINE corresponding to the required aperture amount (sensitivity) is formed based on the timing signal VIN, the signal VINE is actually formed after the timing signal VIN. .
しかしながら、繰り返し走査が行われるため、上記信号
VINEからみると、次の画面の走査では信号V I
N’が遅れるものとされる。すなわち、タイミング信号
VINに対して1行分遅れてタイミング信号VINEを
発生すると、次の走査画面では、タイミング信号VIN
Eは、タイミング信号VINに対して524行分先行す
るタイミング信号とみなされる。上記タイミング信号V
rN及びVINEによって、各垂直シフトレジスタVS
R及びVSREのシフト動作が開始されるから、前述の
ような感度可変動作が行われる。この実施例では、上記
の感度設定動作は、lフレームに1回の割合で行われる
。このため、上記駆動回路から供給されるタイミング信
号CKが利用される。すなわち、このタイミング信号は
、例えば、読み出し動作のための奇数フィールドと偶数
フィールドとの間の垂直同期タイミング信号とされる。However, since repeated scanning is performed, from the point of view of the above signal VINE, the signal V I
It is assumed that N' is delayed. In other words, if the timing signal VINE is generated with a delay of one line relative to the timing signal VIN, the timing signal VIN will be generated on the next scan screen.
E is regarded as a timing signal that precedes the timing signal VIN by 524 lines. The above timing signal V
By rN and VINE, each vertical shift register VS
Since the R and VSRE shift operations are started, the sensitivity variable operation as described above is performed. In this embodiment, the sensitivity setting operation described above is performed once every l frame. For this reason, the timing signal CK supplied from the drive circuit is used. That is, this timing signal is, for example, a vertical synchronization timing signal between an odd field and an even field for a read operation.
これにより、上記カウンタ回路C0UNTは、上記タイ
ミング信号を入力パルスとして電圧比較出力COMPの
出力に応じたアップ又はダウンのニステップの計数動作
を行うものである。それ故、制御回路C0NTによる実
質的な感度設定動作は、lフレームに1回の割合で行わ
れるものとなる。Thereby, the counter circuit C0UNT performs a two-step counting operation of up or down according to the output of the voltage comparison output COMP using the timing signal as an input pulse. Therefore, the actual sensitivity setting operation by the control circuit C0NT is performed once every frame.
このように、1フレームに1回の割合で、感度設定動作
を行う理由は、下記の通りである。The reason why the sensitivity setting operation is performed once per frame is as follows.
例えば、奇数/偶数の各フィールド毎に感度設定動作を
行うことも可能である。しかしながら、このようにする
と、第4図に示すように適正制御量付近で過剰な感度設
定が行われることによって、フリッカが生じ易くなる。For example, it is also possible to perform the sensitivity setting operation for each odd/even field. However, in this case, as shown in FIG. 4, flicker is likely to occur due to excessive sensitivity setting near the appropriate control amount.
例えば、電圧比較回路COMPの出力信号のロウレベル
によって、フィールドFAIの開始時において感度制御
t6に高くする。この感度側結果は次のフィールドFB
Iで得られる。それ故、フィールドFAIでは前に設定
された感度側WaSに従った出力平滑レベルVDが得ら
れる。次のフィールドFBIの開始時では、上記感度制
御量5に従ったフィールドFAIでの平滑出力レベルV
Dから電圧比較回路COMPの出力がハイレベルとなる
ため、感度制御量を単位制御量だけ低くした制御量5を
設定する。For example, depending on the low level of the output signal of the voltage comparison circuit COMP, the sensitivity control t6 is set high at the start of the field FAI. This sensitivity side result is the next field FB
Obtained by I. Therefore, in field FAI, an output smoothing level VD is obtained according to the previously set sensitivity WaS. At the start of the next field FBI, the smoothed output level V in the field FAI according to the sensitivity control amount 5 is
Since the output of the voltage comparison circuit COMP becomes high level from D, a control amount 5 is set, which is the sensitivity control amount lowered by a unit control amount.
しかしながら、このフィールドFBIの平滑出力レベル
VDは感度制御!i!6に基づいた高いレベルにされる
。However, the smoothed output level VD of this field FBI is controlled by sensitivity! i! 6 to a higher level.
次のフレームにおけるフィールドFA2では、前記同様
に感度制御f#5に対応したフィールドFBIでの平滑
出力レベルVDが基準電圧V refに対して高くされ
るため、更に単位制御量だけ低くした感度制御量4を設
定する。また、次のフィールドFB2では、前記同様に
感度制御¥4に対応したフィールドFA2の平滑出力レ
ベルVDが基準電圧Vrefに対して高くされるため、
更に単位制?11量だけ低くした感度制御量3を設定す
る。このように、フィールドFB2での平滑出力レベル
VDは、フィールドFA2での感度設定により、既に基
準電圧Vrefより低くされているにも係わらず、フィ
ールドFBIでの平滑出力レベルVDと基準電圧Vre
fとの比較出力から上記のように過剰に感度を低くする
ように動作してしまう。In the field FA2 in the next frame, the smoothed output level VD in the field FBI corresponding to the sensitivity control f#5 is made higher than the reference voltage V ref in the same way as described above, so the sensitivity control amount 4 is further lowered by the unit control amount. Set. Furthermore, in the next field FB2, the smoothed output level VD of the field FA2 corresponding to the sensitivity control ¥4 is made higher than the reference voltage Vref, as described above.
More credit system? A sensitivity control amount 3 is set, which is lowered by an amount of 11. In this way, although the smoothed output level VD in field FB2 is already lower than the reference voltage Vref due to the sensitivity setting in field FA2, the smoothed output level VD in field FBI and the reference voltage Vre
Based on the comparison output with f, the sensitivity is excessively reduced as described above.
次のフレームにおけるフィールドFA3では、前記同様
に感度制御量4に対応したフィールドFB2での平滑出
力レベルVDが基準電圧V refより低(されるため
、逆に単位制御量だけ高くした感度制御量4を設定する
。また、次のフィールドFB3では、前記同様に感度制
御13に対応したフィールドFA3の平滑出力レベルV
Dが基fP 電圧Vrefに対して更に低くされるため
、史に1¥位制御量だけ高くした感度制御I5を設定す
る。そして、前記同様に次のフィールド(フレーム)F
A4では、更に感度制御I量を6のように高く設定して
しまうものとなる。In the field FA3 in the next frame, the smoothed output level VD in the field FB2 corresponding to the sensitivity control amount 4 is lower than the reference voltage Vref as described above, so the sensitivity control amount 4 is increased by the unit control amount. In the next field FB3, the smoothed output level V of field FA3 corresponding to the sensitivity control 13 is set in the same way as above.
Since D is further lowered than the base fP voltage Vref, sensitivity control I5 is set to increase the control amount by about 1 yen. Then, as above, the next field (frame) F
In A4, the sensitivity control I amount is set even higher, such as 6.
この結果、適正制御量が4と5の間のとき、過剰制御量
6や3が設定される。したがって、出力信号Vout
(平滑出力レベルVD)としては、感度制御量3〜6
に応答してレベル変化が生じてフリッカの原因になる虞
れがある。As a result, when the appropriate control amount is between 4 and 5, the excessive control amount 6 or 3 is set. Therefore, the output signal Vout
(Smoothed output level VD) is sensitivity control amount 3 to 6.
There is a possibility that a level change may occur in response to the change, causing flicker.
これに対して、この実施例のように、1フレームに1回
だけ感度設定を行う方式では、第2図に示すように、感
度制?II量5の設定により平滑出力レベルVDが基準
電圧Vrefに対して高くされると、それを受けて単位
制mI景だけ感度を低くして感度制御量4を設定する。On the other hand, in the method of setting the sensitivity only once per frame as in this embodiment, as shown in FIG. When the smoothed output level VD is made higher than the reference voltage Vref by setting the II amount 5, in response to this, the sensitivity is lowered by the unit mI view and the sensitivity control amount 4 is set.
この感度制御量4の設定は、1フレ一ム間(奇数フレー
ムと偶数フレーム)維持される。それ故、次のフレーム
での感度設定動作では、感度制?Dt4に対応した平滑
出力レベルVDと基準電圧Vrefとの判定結果(C0
MP出力のロウレベル)から、単位感痩制mf#だけ高
くした感度制御量5を設定する。この結果、例えば、上
記のように感度制御量4と5の間に基準電圧Vrefが
存在するという適正制御量付近においては、設定される
感度制御量は4と5の繰り返にすることができる。した
がって、出力信号Vout (平滑出力レベルVD)
としては、単位感度制御量に対応した微小レベルしか変
化しないからフリッカが生じることはない。This setting of the sensitivity control amount 4 is maintained for each frame (odd and even frames). Therefore, in the sensitivity setting operation in the next frame, is it a sensitivity control? Judgment result of smoothed output level VD corresponding to Dt4 and reference voltage Vref (C0
A sensitivity control amount 5 is set that is higher than the low level of the MP output by the unit weight loss mf#. As a result, for example, in the vicinity of the appropriate control amount where the reference voltage Vref exists between the sensitivity control amounts 4 and 5 as described above, the sensitivity control amount to be set can be a repetition of 4 and 5. . Therefore, the output signal Vout (smoothed output level VD)
However, flicker does not occur because only a minute level change corresponding to the unit sensitivity control amount changes.
また、この実施例の撮像装置では、感度可変機能が固体
撮像装置MTDに内蔵されていること、及びその読み出
し出力信号のレベルを判定して、電゛気的に上記感度を
制御するものであるため、上記感度制御回路も半轟体集
積回路等により構成できるから、装置の小型軽¥化及び
高耐久性を図ることができる。Furthermore, in the imaging device of this embodiment, the sensitivity variable function is built into the solid-state imaging device MTD, and the sensitivity is electrically controlled by determining the level of the read output signal. Therefore, since the sensitivity control circuit can also be constructed from a semi-conductor integrated circuit or the like, the device can be made smaller, lighter and more durable.
上記の実施例から得られる作用効果は、下記の通りであ
る。The effects obtained from the above examples are as follows.
(1に次元状に配列された複数個の画素セルの信号をイ
ンタレース方式で時系列的に出力させる第1の走査回路
と、上記第1の走査回路による垂直走査方向の選択アド
レスと独立したアドレスによりインクレース方式での垂
直走査方向の選択動作を行う第2の走査回路とを含む固
体撮像装置を用いて、上記固体撮像装置の読み出し信号
と所定の絞り晴に対応した基準信号を参照して上記第2
走査回路のアドレス指定M%を形成するという感度制御
動作を1ないし複数フレームに1回の割合で行うことに
より、感度制御量に応じた出力信号の判定結果を次の感
度制御動作に反映させることができるから、感度制御が
過剰に行われることを防止できる結果、安定した高精度
の電子式自動絞り動作を実現できるという効果が得られ
る。(A first scanning circuit that outputs the signals of a plurality of pixel cells arranged in one dimension in a time-series manner in an interlaced manner, and a Using a solid-state imaging device including a second scanning circuit that performs a vertical scanning direction selection operation in an incremental method based on an address, the readout signal of the solid-state imaging device and a reference signal corresponding to a predetermined aperture are referred to. 2nd above
By performing the sensitivity control operation of forming the address designation M% of the scanning circuit at a rate of once per frame or once per multiple frames, the determination result of the output signal according to the sensitivity control amount is reflected in the next sensitivity control operation. As a result, sensitivity control can be prevented from being performed excessively, resulting in the effect that stable and highly accurate electronic automatic diaphragm operation can be realized.
(2)と記(11により、上記感度制御回路を半導体集
積回路化置により構成する場合、回路の簡素化が図られ
るという効果が得られる。According to (2) and (11), when the sensitivity control circuit is constructed using a semiconductor integrated circuit device, the effect of simplifying the circuit can be obtained.
(3)上記(2)により、レンズに機械的な絞り機構を
用いることなく、半導体集積回路化された電子回路によ
る自動絞り機構を設けることができる。これによって、
自動絞り機能を持つNTSC方式に対応したテレビジョ
ンカメラの小型軽■化を図ることができるという効果が
得られる。(3) According to (2) above, it is possible to provide an automatic aperture mechanism using an electronic circuit integrated in a semiconductor circuit without using a mechanical aperture mechanism in the lens. by this,
The effect is that a television camera compatible with the NTSC system and having an automatic aperture function can be made smaller and lighter.
(4)感度動作を画面の1枚(1フレーム)毎に高速に
変化させることができるから、応答性の高い自動絞り制
御が可能になるという効果が得られる。(4) Since the sensitivity operation can be changed rapidly for each screen (one frame), it is possible to achieve the effect of enabling highly responsive automatic aperture control.
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない0例えば、感度設定動作は
、1フレームに1回の割合で行うものの他、2以上の複
数フレームに1回の割合で行うものとしてもよい。感度
設定回路は、自動絞り屋を設定するため、読み出しく1
<号を処理するアナログ回路の構成は、上記単純に平均
値を求めるものの他、ピーク値を求めてそれとの混合に
よって絞り研を設定するもの、又は平滑出力レベルをデ
ィジタル化して、ディジタル基準信号との差を計算する
もの等種々の実施形態を採ることができる。この発明に
係る撮像Wiffに用いられる固体撮像装置は、上記M
O3型固体撮像装置の他、例えばCCD (電荷!多送
素子)を用いたものにも適用できる。すなわち、読み出
しが行われる行に対して先行する行におけるフォトダイ
オードの電荷を掃き出させるリセット回路を付加し、こ
のリセット回路を感度設定用の走査回路により動作状態
にして感度可変機能が付加されるものであってもよい。Although the invention made by the present inventor has been specifically explained above based on Examples, it goes without saying that the present invention is not limited to the above Examples and can be modified in various ways without departing from the gist thereof. For example, the sensitivity setting operation may be performed not only once per frame, but also once per two or more frames. The sensitivity setting circuit is read out in order to set the automatic diaphragm.
In addition to simply calculating the average value as described above, the configuration of the analog circuit that processes the Various embodiments can be adopted, such as one that calculates the difference between the two. The solid-state imaging device used in the imaging Wiff according to the present invention includes the above-mentioned M
In addition to O3 type solid-state imaging devices, the present invention can also be applied to devices using, for example, a CCD (charge! multi-conveying device). That is, a reset circuit is added that sweeps out the charge of the photodiode in the row preceding the row to be read, and this reset circuit is put into operation by a scanning circuit for sensitivity setting, and a sensitivity variable function is added. It may be something.
この発明は、前記のように読み出しが行われる行に対し
て先行する行の信号を掃き出すことによって感度可変に
された固定撮像装置を用いた撮像装置に広く利用できる
。The present invention can be widely used in an imaging device using a fixed imaging device whose sensitivity is made variable by sweeping out the signals of the row preceding the row to be read as described above.
木噸において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、二次元状に配列された複数個の画素セルの
信号をインタレース方式で時系列的に出力させる第1の
走査回路と、上記第1の走査回路による垂直走査方向の
選択アドレスと独立したアドレスによりインクレース方
式での垂直走査方向の選択動作を行う第2の走査回路と
を含む固体撮像装置を用いて、上記固体撮像装置の読み
出し信号と所定の絞り量に対応した基準信号を参照して
上記第2走査回路のアドレス指定情報を形成するという
感度制御動作を1ないし複数フレーJ、に1回の割合で
行うことにより、感度制御動作に応じた出力信号の判定
結果を次の感度制御動作に反映させることができるから
、感度制御が過剰に行われることを防止できる結果、安
定した高精度の電子式自動絞り動作を実現できる。A brief explanation of the effects obtained by typical inventions disclosed in Mokuban is as follows. That is, a first scanning circuit that outputs signals of a plurality of pixel cells arranged in a two-dimensional manner in time series in an interlaced manner, and an address that is independent of the selected address in the vertical scanning direction by the first scanning circuit. Using a solid-state imaging device including a second scanning circuit that performs a vertical scanning direction selection operation in an incremental method based on an address, a readout signal of the solid-state imaging device and a reference signal corresponding to a predetermined aperture amount are referred to. By performing the sensitivity control operation of forming addressing information for the second scanning circuit at a rate of once per frame or multiple frames J, the determination result of the output signal according to the sensitivity control operation is used for the next sensitivity control. Since the sensitivity can be reflected in the operation, excessive sensitivity control can be prevented, and as a result, stable and highly accurate electronic automatic aperture operation can be realized.
第1図は、この発明に係る自動絞り機能を持つ撮像装置
の一実施例を示すブロック図、第2図は、その感度設定
動作を説明するためのタイミング図、
第3図は、この発明に用いられる固体撮像装置の一実施
例を示す要因回路図、
第4図は、この発明に先立って考えられた感度設定動作
を説明するためのタイミング図である。
MID・・固体撮像装置、L P F・・ロウパスフィ
ルタ、DET・・検波回路、COMP・・電圧比較回路
、C0UNT・・カウンタ回路、C0NT・・制御回路
、PD・・画素アレイ、VSR・・読み出し用垂直シフ
トレジスタ、ITG・・読み出し用インクレースゲート
回路、DV・・読み出し用駆動回路、VSRE・・感度
設定用垂直シフトレジスタ、ITGE・・感度設定用イ
ンクレースゲート回路、DVE・・感度設定用駆動回路
、T(SR・・水平シフトレジスタ、第1図
第2図
−一フレーム一一FIG. 1 is a block diagram showing an embodiment of an imaging device having an automatic aperture function according to the present invention, FIG. 2 is a timing diagram for explaining its sensitivity setting operation, and FIG. FIG. 4 is a factorial circuit diagram showing one embodiment of the solid-state imaging device used, and is a timing diagram for explaining a sensitivity setting operation that was considered prior to the present invention. MID...Solid-state imaging device, LPF...Low pass filter, DET...Detection circuit, COMP...Voltage comparison circuit, C0UNT...Counter circuit, C0NT...Control circuit, PD...Pixel array, VSR... Vertical shift register for readout, ITG...increment gate circuit for readout, DV...drive circuit for readout, VSRE...vertical shift register for sensitivity setting, ITGE...increment gate circuit for sensitivity setting, DVE...sensitivity setting Drive circuit for T(SR...Horizontal shift register, Fig. 1 Fig. 2 - 1 frame 11
Claims (1)
ンタレース方式で時系列的に出力させる第1の走査回路
と、上記第1の走査回路による垂直走査方向の選択アド
レスと独立したアドレスによりインタレース方式での垂
直走査方向の選択動作を行う第2の走査回路とを含む固
体撮像装置と、上記固体撮像装置の読み出し信号を受け
て、所定の感度量に対応した基準信号を参照して1ない
し複数フレームに1回の割合で上記第2走査回路のアド
レス指定情報を形成する感度設定回路とを具備すること
を特徴とする撮像装置。 2、上記感度設定回路は、上記固体撮像装置からの読み
出し信号を受けて直流化する平滑回路と、上記平滑回路
の出力信号と所定の感度量に対応した基準信号とを受け
る電圧比較回路と、上記電圧比較回路によりアップ/ダ
ウンの制御が行われ、上記1フレームないし複数フレー
ムに1回の割合で発生するタイミング信号を受けて1ス
テップの計数動作を行うカウンタ回路と、このカウンタ
回路の出力信号を受けて上記第2の走査回路の走査タイ
ミングを指定するアドレス指定情報を形成する制御回路
とを含むものであることを特徴とする特許請求の範囲第
1項記載の撮像装置。 3、上記固体撮像装置を構成する上記二次元状に配置さ
れる画素セルは、光電変換素子と垂直走査線にその制御
端子が結合されるスイッチ素子及び水平走査線にその制
御端子が結合されるスイッチ素子からなり、同じ行に配
置された画素セルの出力ノードは共通の水平信号線に結
合され、上記水平信号線はその制御端子が上記垂直走査
線に結合される一対のスイッチ素子を介して一対の出力
信号線に結合され、上記第1の走査回路を構成する垂直
シフトレジスタと上記第2の走査回路を構成する垂直シ
フトレジスタは、上記垂直走査線の両端に上記一対のス
イッチ素子に対応してそれぞれ配置されるものであるこ
とを特徴とする特許請求の範囲第1又は第2項記載の撮
像装置。[Claims] 1. A first scanning circuit that outputs signals of a plurality of pixel cells arranged two-dimensionally in a time-series manner in an interlaced manner, and a vertical scanning direction by the first scanning circuit; a solid-state imaging device including a second scanning circuit that performs a selection operation in the vertical scanning direction in an interlaced manner based on the selection address of the above-mentioned selection address and an independent address; An imaging apparatus characterized by comprising: a sensitivity setting circuit that forms addressing information for the second scanning circuit once every one or a plurality of frames with reference to a corresponding reference signal. 2. The sensitivity setting circuit includes a smoothing circuit that receives a read signal from the solid-state imaging device and converts it into a DC signal, and a voltage comparison circuit that receives an output signal of the smoothing circuit and a reference signal corresponding to a predetermined sensitivity amount; A counter circuit whose up/down control is performed by the voltage comparator circuit and performs one-step counting operation in response to a timing signal generated once every frame or multiple frames, and an output signal of this counter circuit. 2. The imaging apparatus according to claim 1, further comprising a control circuit that receives the address information and forms addressing information that specifies the scanning timing of the second scanning circuit. 3. The two-dimensionally arranged pixel cells constituting the solid-state imaging device include a switch element whose control terminal is coupled to a photoelectric conversion element and a vertical scanning line, and whose control terminal is coupled to a horizontal scanning line. The output nodes of pixel cells arranged in the same row are connected to a common horizontal signal line, and the horizontal signal line is connected through a pair of switch elements whose control terminals are connected to the vertical scanning line. A vertical shift register that is coupled to a pair of output signal lines and constitutes the first scanning circuit and a vertical shift register that constitutes the second scanning circuit correspond to the pair of switch elements at both ends of the vertical scanning line. The imaging device according to claim 1 or 2, wherein the imaging device is arranged as follows.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62112361A JPS63278474A (en) | 1987-05-11 | 1987-05-11 | Image pickup device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62112361A JPS63278474A (en) | 1987-05-11 | 1987-05-11 | Image pickup device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63278474A true JPS63278474A (en) | 1988-11-16 |
Family
ID=14584766
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62112361A Pending JPS63278474A (en) | 1987-05-11 | 1987-05-11 | Image pickup device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63278474A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7324146B2 (en) | 2003-01-22 | 2008-01-29 | Seiko Epson Corporation | Image processing device, image processing method and solid-state image-pickup device |
US7474346B2 (en) | 2003-01-22 | 2009-01-06 | Seiko Epson Corporation | Image processing device and method for reading image signal from a matrix type solid state image-pickup element |
-
1987
- 1987-05-11 JP JP62112361A patent/JPS63278474A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7324146B2 (en) | 2003-01-22 | 2008-01-29 | Seiko Epson Corporation | Image processing device, image processing method and solid-state image-pickup device |
US7474346B2 (en) | 2003-01-22 | 2009-01-06 | Seiko Epson Corporation | Image processing device and method for reading image signal from a matrix type solid state image-pickup element |
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