JPS63271527A

JPS63271527A - 二次元加算器配列方式

Info

Publication number: JPS63271527A
Application number: JP62107406A
Authority: JP
Inventors: Tomoji Nukiyama; 拔山　知二
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1987-04-28
Filing date: 1987-04-28
Publication date: 1988-11-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はデジタル論理回路の加算方式に関し、特に並列
に多ビットを足し込む九めに構成される加算器の二次元
配列の構造に関する。

〔従来の技術〕

従来、並列乗算器を構成する場合などの様に多ビーｙ）
を同時に足し込む機能を作る九めに加算器の二次元配列
が採られている。かかる加算器の二次元配列構成では、
部分積段が多段に成るにつれ１δ号の伝搬遅延による演
算速度が低下するため信号伝搬、特に桁上げ伝搬の高速
化が図られてき次。

一般に、この種の加算配列では桁上げ信号を同一列に伝
搬せずに次列に落して処理する桁上げ！Ｓ型加算方式（
以後Ｃ８Ａ万式と称す）、或いは全加算器セルが３入力
から２出力するのを利用して、３行の加算を１つの全加
算器セルに入力し、和をその列に桁上げを上位列に出力
しながら足込む方式（以後Ｗａ　ｌ　１　ａｃｅ　Ｏ’
ｌ’ｒｅｅ方式と称す）がある。ＣａＡ方式は比較的規
則性のめる構成を採るが、Ｎ行、Ｎ列の二次元配列の桁
上げ伝搬はＮ−１段と長く、ＷａｌｌｉｃｅのＴｒｅｅ
方式では（１’Ｈ）整数の足込みをくり返しながら収束
させていくために伝搬は最小になるが規則性の構造を採
シにくく、大規模集積回路（ＬＳＩ）等で形成する場合
設計性が悪い。特に行数が３の整数倍でない場合、効率
が悪いという欠点があった。

〔発明が解決しようとする問題点〕

上述した従来のＣ８Ａ方式での伝搬段数、Ｗａｌｌ−ａ
ｃｅのＴｒｅｅでの規則性％特にその整数倍にならなり
行の加算配列の効率の長さ全解消しようとするものであ
る。

〔問題点を解決するための手段〕

本発明の多ビット二次元加算器配列方式は、３行の各要
素を同一の加算セルに入力する構成と、該加算器の出口
の１つと次行の要素を入力する加算セルの組合せ、或い
は、反復する構成を採ることで桁上げ伝搬距離を短縮し
、更に、効率に優れ、規則性を失なうことなく二次元加
算配列全構成するのに著しい効果がある０〔実施例〕本発明が１６ビツ）Ｘ１６ビットの２の補数データの並
列乗算器に適用された場合をとって説明する。

被乗数Ｘと乗数Ｙがそれぞれ次の様に表現されるときＸ＝　Ｘ１６２１５　”−”Σ４ｘｉ・２’　　　　　
　（１１１；ＯＹ”　Ｖｔｓ　２１１１＋、ｔ、４　ｙ・・２ｊ　　　
　　　（２）！＝０　」（２）式を以下の様に展開すると、Ｙ”　　）’ｔｓ・２１１４ｙ、、　−２１４４、、・
、、、　４ｙＯ＝−２＞’ｔａ　　　’　　２”　　＋
　　３’ｔａ　　　°　２１４　”）’ｔｓ　　　’　
　２″　−ｙ１３．２１３÷３０．１．。

＝（２＞’１ｓ　”Ｙｅｓ　”）’ｔａ　）・２１４＋
（−２’）’ｔｓ　”Ｙｅｓ　　＋１１１　）　　°２
” １　（−２３’ｚｋ＋ｘ”ｙｚｋ”ｊｚｋ−ｔ）ｋ＝。

・２２　ｋ　　　　　　　　　　　　　　ｔ３）但し、
ｙ＝１＝０従ってＸ１！：Ｙの積Ｐは（１）　、　（３）式よりＰ
＝ＸＹ＝（−Ｘｌｌｌ　＊　２１８　＋、’７　ｘ・・
２１）（Ｉ　（１＝ｏ　　ｌ　　　　　　ｋ＝：０ −２３’ｚｋ÷１＋ｙ２ｋ”２に−１””””（Ｘｔｓ
　・２”　＋、７ｏＸｌ−２’　ｊ（、ゑ。Ｂｋ・２２
ｋ）　　　　　　（４）但し、Ｂｋ＝（−２ｙ２に＋、
◆ｙｇｋ＋ｙ２に−１）とすると、Ｂｋは隣シ合うビッ
トパターンによって、±２．±１．０のいず詐かの値を
とる。従って、（４）式の操作はｓＢｋの値が１倍の時
、そのまま、２倍の時左ｌビットシフト、マイナスの時
に、補数を生成する。つま９、ビットパターンを反転し
てＬＳＢにｌｔ−加える操作を行う。以上の様な操作を
行った行を −Ｂ　１ｇ　−２”　４　ｂ”　ａ・２　’　＋ｍ（５
）Ｊ＝０１（但し、ｍはＢｋがマイナス時の演算子）とおくと（５
）式の部分積を足込むことで積Ｐが求まる。

Ｐ＝　１　（−ａｌｌ　＠　２”　十”）’　　ａ　　
　２’＋ｍｋ）ｋ＝。　　　　　　１３＝６　　ｋ１２２ｋ（６）しかし、これをそのまま２次元配列で足込むためには、
２の補数の性質から符号ビットの最高位、つまシ、２　
までの拡張が必要とな９３１行×８列の二次配列となる
。

そこで二進数の性質を応用して符号ビットに多少操作を
加えると −８７・２巽−ａ６・２２　ｍ−Ｂｓ・２２６・・・・
・・−ａ６・２１６＝（２１１１＋ａ、　、　２ｓｏ　
＋２８０）　＋（−２ｍ＋、　、　２ｕ÷２ｕ）＋−＋
−・・・＝−２３ｆ＋、、、ｚ３（１＋（２８０−２ｆｉ）＋　
ａ、　、　２２１　＋（２１８２２？）＋・・・・・・＝−２”　４ａ、　・２８０　＋２１９　＋　３．−２
２８４２”？　＋−・・−・４　ａ、　、　２１１６　
＋　２１６となるので、１６ビットＸ１６ビットの２の補数データ
の積は３１ビットとなり　、　−２３１は、有効桁外と
ナルノで、２８ｕ　、　２ｆｉａ　、・、、、、　２１
−の桁にａ−ｋ。

りまりＢｋの値が正の時はＸ１６．負の時はＸ１６゜０
（ＤＲＱｏ反転情報、２１％　、　２ｍ？　、　２１Ｂ
　、、、、２１）。

２舖は定数、更に、ｍｋは２　　、２１１　、２１０　
、・−、，２０をＢｋの値が負の時に１、加算して、Ｘ
’ｔ−（５）式に基ずき１７ビットに拡張した部分積行
０行の二次元配列を見込む第３図の様な構成になる。積
を求めるためには、同一の桁にある２進数を全力Ｉｌ算
器で足していくことでよいが、Ｃ８Ａ又は、Ｗａｌｌａ
ｃｅのＴｒｅｅ　ｙ＆：使用し之場合は最終段は桁上げ
伝搬型加電器（以後、ＣＰＡと称す。）ｔ−配すること
になる。

第３図から明らかなように、同一桁の最大部分積は９ケ
であるからＷａｌｌａｃｅの’ｌ’ｒｅｅ万式では第４
図の様に４つの全加算器を配して最終段のＣＰＡに到達
するまでの桁上げ伝搬経路は、５段である。しかしＣ８
Ａ方式であれば第５図の様に８段である。第３図の１６
Ｘ１６ビット配列の例によれば９段の重みを有する列の
操作はいずれの方式を採っても比較的規則性に侵劣がな
いが部分積の不ぞろいな列、例えば、第３図の例では２
１５以下の桁、或いは、２１８以上の桁については、規
則性金床つのは極めて困難でるる。

そこで本発明の一実施例として第１図、或いは第２図の
如くの構成ｔ−随所に駆使することにより規則性を保ち
、かつ、素子数を削減する並列乗算器のような加算器の
二次元配列構成を可能にするものである。第６図は本発
明の構成を利用した１６Ｘ１６ビット二次のＢｏｏｔｈ
のアルゴリズムを展開した並列乗算のための加算器二次
元配列の例であるＯ〔発明の効果〕以上説明したように、本発明のように多ビット二次元配
列加算において全加算器に３入力を接続する手法として
、３行ずつの被加算要素子同−の全加算器に加える方式
と、他加算出力と被加算要素を全加算器入力として接続
する方式を組合せることで二次元配列の規則性を保ち、
更に素子数全削減するのに著しい効果がある。

【図面の簡単な説明】

第１図は、本発明の基本配列の一つを示す構成図、第２
図は本発明の第２の実施例を示す構成図、第３図は、１
６ビット×１６ビットの２の補数データを二次のＢｏｏ
ｔｈのアルゴリズムで展開し、符号ビットの拡張を適当
な数式処理を施し、構成し念並列乗算のための二次元、
被加最要素配列図、第４図は一般的二次元加算器配列の
一つの例でＷａ−１１ａｃｅのＴｒｅｅ方式の説明図、
第５図も一般的刀式としての桁上げ保為型加算万式（Ｃ
８Ａ）の説明図、第６図は本発明を利用して構成された
１６ビツ）Ｘ１６ビット×１６ビット並列乗算用下位部
分の二次元加算器配列図である。１．２・・・・・・全加算器ｓ　”３ｓ”ｌ＊”ｌ＊ａ
・・・・・・・被加算要素。代理人　弁理士　　内　原　　　晋・−１−；（、。ぎ喧Ｃ（Ｚ／′）（２′）

Claims

【特許請求の範囲】

少なくとも４ビット以下のビット行と２ビット以上のビ
ット列から成りそれぞれの列が桁に対応するよう構成さ
れた被加算要素の二次元配列において、同一桁の３行の
被加算要素が同じ全加算器の入力に接続されるものと、
該加算器の和出力、下位桁からの桁上げ出力、被加算要
素のうち３入力の組合せが全加算器に接続される構成が
組合された配列構成を採ることを特徴とする二次元加算
器配列方式。