JPS6326889B2 - - Google Patents
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- Publication number
- JPS6326889B2 JPS6326889B2 JP55149889A JP14988980A JPS6326889B2 JP S6326889 B2 JPS6326889 B2 JP S6326889B2 JP 55149889 A JP55149889 A JP 55149889A JP 14988980 A JP14988980 A JP 14988980A JP S6326889 B2 JPS6326889 B2 JP S6326889B2
- Authority
- JP
- Japan
- Prior art keywords
- program
- step number
- controller
- circuit
- steps
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000000034 method Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 claims description 8
- 230000006870 function Effects 0.000 description 4
- FFBHFFJDDLITSX-UHFFFAOYSA-N benzyl N-[2-hydroxy-4-(3-oxomorpholin-4-yl)phenyl]carbamate Chemical compound OC1=C(NC(=O)OCC2=CC=CC=C2)C=CC(=C1)N1CCOCC1=O FFBHFFJDDLITSX-UHFFFAOYSA-N 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/054—Input/output
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/11—Plc I-O input output
- G05B2219/1151—Fast scanning of I-O to put I-O status in image table
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
Description
【発明の詳細な説明】
本発明はシーケンスコントローラに関する。
本発明の目的は、ストアードプログラム方式の
スキヤニング型シーケンスコントローラに条件成
立工程歩進機能を付加したシーケンスコントロー
ラを提供することにある。更に詳述すると、メモ
リに貯蔵されたユーザプログラムの走査を高速度
で繰り返すことによりプログラムされている複数
の論理演算を、相互独立的に、並列に実行してゆ
くスキヤニング型シーケンスコントローラの制御
機能を保持しながら、ある条件が成立したとき工
程が歩進することにより順次プログラムが進行し
てゆく条件成立工程歩進機能を付加し、両方式を
自由に併用して一連のプログラム制御を進めるこ
とのできるシーケンスコントローラを提供するこ
とにある。
スキヤニング型シーケンスコントローラに条件成
立工程歩進機能を付加したシーケンスコントロー
ラを提供することにある。更に詳述すると、メモ
リに貯蔵されたユーザプログラムの走査を高速度
で繰り返すことによりプログラムされている複数
の論理演算を、相互独立的に、並列に実行してゆ
くスキヤニング型シーケンスコントローラの制御
機能を保持しながら、ある条件が成立したとき工
程が歩進することにより順次プログラムが進行し
てゆく条件成立工程歩進機能を付加し、両方式を
自由に併用して一連のプログラム制御を進めるこ
とのできるシーケンスコントローラを提供するこ
とにある。
本発明における論理演算は、AND、OR等の論
理のほか、設定数に達する迄の計数、設定時間に
達する迄の計時等を含む。
理のほか、設定数に達する迄の計数、設定時間に
達する迄の計時等を含む。
次に、本発明の実施例を説明する。
第１図に本発明実施例の外観正面図を示す。
入力表示器１は01番から32番までの入力線I1〜
I32にそれぞれ対応し、ランプにより入力状態を
表示する。出力表示器２は33番から64番までの出
力線O33〜O64にそれぞれ対応し、ランプにより
出力状態を表示する。ステツプ表示器３はCPU
内に内蔵されているステツプコントローラの歩進
状態をランプにより表示する。このステツプコン
トローラは工程を制御するもので、SPCOから
SPC32に至るまで、ジヤンプ命令による場合をの
ぞいて原則として＋１づつ歩進する。アドレス表
示器４はユーザプログラムのプログラムカウンタ
（PC）の番地、実施例において０番地から532番
地までを数字表示する。オペレーシヨン表示器５
はオペレーシヨンの種類を表示する。これらのう
ち命令動作に関するものは、論理データを設定す
るためのLOD、前データとの論理積を求めて設
定するためのAND、前データとの論理和を求め
て設定するためのOR、論理データを保存するた
めのSTP（ストア・ポイント）、論理データと保
存データとの論理和を求めて設定するための
ORP（オア・ポイント）、論理データと保存デー
タとの論理積を求めて設定するANP（アンド・ポ
イント）、論理データを出力するためのOUT、論
理データがONの間、時間計数するTIM（タイ
マ）、保存データがONの間、論理データのOFF
→ONの変化回数を計数するCNT（カウンタ）、
ステツプコントローラに関するSPC、ジヤンプに
関するJMP、内部フラツグに関するIRなどであ
る。ナンバー表示器６は入力番号、出力番号、内
部フラツグ番号、タイマ又はカウンタの計数値、
ステツプ番号等を表示する。データ表示器７は各
オペレーシヨンごとのデータを表示する。キーボ
ード８は、０〜９の数字キー、LOD，AND，
OR，STP，ORP，ANP，OUT，TIM，CNT，
SPC，ENDの命令キー、IR，1SEC，NOT，
JMPの補助命令キー、Ｗ，MONI等のフアンク
シヨンキーから構成されている。モード選択スイ
ツチ９はキーボード８からユーザプログラムへプ
ログラムを設定して書き込むためのプログラムモ
ードと、ユーザプログラム内容に従い論理演算を
実行するロツクモードを切換えることができ、プ
ログラムモードとして出力がロツクされるもの
（OUT−OFF）と出力がロツクされないもの
（OUT−ON）を選択することができる。カセツ
ト端子１０には外部メモリとしてカセツトデツキ
を接続することができる。
I32にそれぞれ対応し、ランプにより入力状態を
表示する。出力表示器２は33番から64番までの出
力線O33〜O64にそれぞれ対応し、ランプにより
出力状態を表示する。ステツプ表示器３はCPU
内に内蔵されているステツプコントローラの歩進
状態をランプにより表示する。このステツプコン
トローラは工程を制御するもので、SPCOから
SPC32に至るまで、ジヤンプ命令による場合をの
ぞいて原則として＋１づつ歩進する。アドレス表
示器４はユーザプログラムのプログラムカウンタ
（PC）の番地、実施例において０番地から532番
地までを数字表示する。オペレーシヨン表示器５
はオペレーシヨンの種類を表示する。これらのう
ち命令動作に関するものは、論理データを設定す
るためのLOD、前データとの論理積を求めて設
定するためのAND、前データとの論理和を求め
て設定するためのOR、論理データを保存するた
めのSTP（ストア・ポイント）、論理データと保
存データとの論理和を求めて設定するための
ORP（オア・ポイント）、論理データと保存デー
タとの論理積を求めて設定するANP（アンド・ポ
イント）、論理データを出力するためのOUT、論
理データがONの間、時間計数するTIM（タイ
マ）、保存データがONの間、論理データのOFF
→ONの変化回数を計数するCNT（カウンタ）、
ステツプコントローラに関するSPC、ジヤンプに
関するJMP、内部フラツグに関するIRなどであ
る。ナンバー表示器６は入力番号、出力番号、内
部フラツグ番号、タイマ又はカウンタの計数値、
ステツプ番号等を表示する。データ表示器７は各
オペレーシヨンごとのデータを表示する。キーボ
ード８は、０〜９の数字キー、LOD，AND，
OR，STP，ORP，ANP，OUT，TIM，CNT，
SPC，ENDの命令キー、IR，1SEC，NOT，
JMPの補助命令キー、Ｗ，MONI等のフアンク
シヨンキーから構成されている。モード選択スイ
ツチ９はキーボード８からユーザプログラムへプ
ログラムを設定して書き込むためのプログラムモ
ードと、ユーザプログラム内容に従い論理演算を
実行するロツクモードを切換えることができ、プ
ログラムモードとして出力がロツクされるもの
（OUT−OFF）と出力がロツクされないもの
（OUT−ON）を選択することができる。カセツ
ト端子１０には外部メモリとしてカセツトデツキ
を接続することができる。
第２図に本発明実施例の電気的構成を示す。
CPU（中央処理ユニツト）１１は、クロツク発
生器、命令デコーダ、命令レジスタ、演算器、ア
キユムレータ、プログラムカウンタ、アドレスバ
ツフア、データバツフア、各種レジスタ群を有
し、各種レジスタ群の中には、ステツプコントロ
ーラ、内部フラツグ、時計用カウンタ、計数用カ
ウンタが含まれている。このCPUと各部を結ぶ
バスライン１２はアドレスバスライン１２１とデ
ータバスライン１２２から成つている。表示器１
３は第１図とともに説明した各種表示器を含み、
インターフエース１６を介してバスライン１２に
接続されている。入力線I1〜I32は入力用モジユー
ル１４に接続され、入力用モジユール１４に内蔵
されアドレスバス１２２により制御されているデ
ータセレクタにより順次走査され、選択された信
号がバスラインに取り込まれる。当該シーケンス
コントローラから制御対象に出力される出力信号
は、出力用モジユール１５を介して出力線O33〜
O64に出力される。出力用モジユール１５には各
出力線に対応する32ビツト容量のラツチ回路を内
蔵しており、プログラムの走査中及びプログラム
モードが選択されている間、出力状態を保持しつ
づける。出力用モジユール１５はアドレスバスに
より制御され、データバスの信号を取り込んで作
動する。
生器、命令デコーダ、命令レジスタ、演算器、ア
キユムレータ、プログラムカウンタ、アドレスバ
ツフア、データバツフア、各種レジスタ群を有
し、各種レジスタ群の中には、ステツプコントロ
ーラ、内部フラツグ、時計用カウンタ、計数用カ
ウンタが含まれている。このCPUと各部を結ぶ
バスライン１２はアドレスバスライン１２１とデ
ータバスライン１２２から成つている。表示器１
３は第１図とともに説明した各種表示器を含み、
インターフエース１６を介してバスライン１２に
接続されている。入力線I1〜I32は入力用モジユー
ル１４に接続され、入力用モジユール１４に内蔵
されアドレスバス１２２により制御されているデ
ータセレクタにより順次走査され、選択された信
号がバスラインに取り込まれる。当該シーケンス
コントローラから制御対象に出力される出力信号
は、出力用モジユール１５を介して出力線O33〜
O64に出力される。出力用モジユール１５には各
出力線に対応する32ビツト容量のラツチ回路を内
蔵しており、プログラムの走査中及びプログラム
モードが選択されている間、出力状態を保持しつ
づける。出力用モジユール１５はアドレスバスに
より制御され、データバスの信号を取り込んで作
動する。
キーボード８の各入力信号はコード信号に変換
されてからキー入力インターフエース１７に一時
記憶され、「Ｗ」キーの操作によりデータバスに
送り込まれる。
されてからキー入力インターフエース１７に一時
記憶され、「Ｗ」キーの操作によりデータバスに
送り込まれる。
メモリは、ワーキングエリア１９、ユーザプロ
グラムエリア２０及びシステムプログラムエリア
２１から構成されている。システムプログラムエ
リア２１はリードオンリーメモリから成り、
CPU１１と協同して実行する各種のルーチンプ
ログラムを記憶している。ユーザプログラムエリ
ア２０はランダムアクセスメモリから成り、ユー
ザがキーボード８から書き込むことができ、実施
例において01〜512の512番地を有し、CPU内の
プログラムカウンタ（PC）により繰り返し走査
される。ワーキングエリア１９はランダムアクセ
スメモリから成り、ユーザプログラムエリア２０
から同時に演算すべきものだけを取り出して一時
記憶するエリアである。
グラムエリア２０及びシステムプログラムエリア
２１から構成されている。システムプログラムエ
リア２１はリードオンリーメモリから成り、
CPU１１と協同して実行する各種のルーチンプ
ログラムを記憶している。ユーザプログラムエリ
ア２０はランダムアクセスメモリから成り、ユー
ザがキーボード８から書き込むことができ、実施
例において01〜512の512番地を有し、CPU内の
プログラムカウンタ（PC）により繰り返し走査
される。ワーキングエリア１９はランダムアクセ
スメモリから成り、ユーザプログラムエリア２０
から同時に演算すべきものだけを取り出して一時
記憶するエリアである。
次に作用を説明する。
スキヤニング方式によるユーザプログラムの走
査は、プログラムカウンタ（PC）の状態に対応
するユーザプログラム番地の内容をワーキングエ
リアに引き出し、その内容を実行し、次にプログ
ラムカウンタ（PC）に＋１を加算して次の番地
についても同様の実行を繰り返し、やがてプログ
ラム内容がENDになるとプログラムカウンタ
（PC）の内容を０に戻し再び同様の走査を繰り返
す。この１回の走査時間は10ｍｓ程度であり、こ
のような走査により、第３図に示すプログラムの
ラダー図の各AND回路が時分割的に並列演算さ
れる。このラダー図は、プログラムの内容をリレ
ー回路図により表現した等価リレー回路になつて
いる。
査は、プログラムカウンタ（PC）の状態に対応
するユーザプログラム番地の内容をワーキングエ
リアに引き出し、その内容を実行し、次にプログ
ラムカウンタ（PC）に＋１を加算して次の番地
についても同様の実行を繰り返し、やがてプログ
ラム内容がENDになるとプログラムカウンタ
（PC）の内容を０に戻し再び同様の走査を繰り返
す。この１回の走査時間は10ｍｓ程度であり、こ
のような走査により、第３図に示すプログラムの
ラダー図の各AND回路が時分割的に並列演算さ
れる。このラダー図は、プログラムの内容をリレ
ー回路図により表現した等価リレー回路になつて
いる。
本発明の特徴は、このラダー図のAND回路に
ステツプコントローラ（SPC）のステツプナンバ
ーを歩進条件命令として用いることである。そし
て、ステツプコントローラの或る特定状態例えば
（SPC2）と、ある論理演算例えば（IR1AND05）
とが同一AND回路に組まれている場合であつて、
且つステツプコントローラ（SPC）が上記或る特
定状態の直前の状態（SPC1）にあつて
（IR1AND05）のAND論理が成立したとき、ス
テツプコントローラは（SP1）から（SP2）へ歩
進するよう構成されていることである。即ち、或
るAND回路の論理演算が成立し、且つ現工程の
ステツプナンバー（SPC1）に＋１を加算したス
テツプナンバー（SPC2）が当該AND回路の指定
ステツプナンバー（SPC2）と一致した時に工程
を１歩進させるようになつている。更に、その
AND回路の出力として或る内部フラツグ例えば
IR34番が指定されている場合、ステツプコント
ローラの歩進と同時にIR34が“１”にセツトさ
れる。従つて、ほかのAND回路において内部フ
ラツグIR34を論理要素のひとつに用いることに
より工程歩進型のシーケンス制御を実行させるこ
とができる。
ステツプコントローラ（SPC）のステツプナンバ
ーを歩進条件命令として用いることである。そし
て、ステツプコントローラの或る特定状態例えば
（SPC2）と、ある論理演算例えば（IR1AND05）
とが同一AND回路に組まれている場合であつて、
且つステツプコントローラ（SPC）が上記或る特
定状態の直前の状態（SPC1）にあつて
（IR1AND05）のAND論理が成立したとき、ス
テツプコントローラは（SP1）から（SP2）へ歩
進するよう構成されていることである。即ち、或
るAND回路の論理演算が成立し、且つ現工程の
ステツプナンバー（SPC1）に＋１を加算したス
テツプナンバー（SPC2）が当該AND回路の指定
ステツプナンバー（SPC2）と一致した時に工程
を１歩進させるようになつている。更に、その
AND回路の出力として或る内部フラツグ例えば
IR34番が指定されている場合、ステツプコント
ローラの歩進と同時にIR34が“１”にセツトさ
れる。従つて、ほかのAND回路において内部フ
ラツグIR34を論理要素のひとつに用いることに
より工程歩進型のシーケンス制御を実行させるこ
とができる。
第３図に或るプログラムの一部分をラダー図に
より表わし、第４図にこれに対応するユーザプロ
グラムの内容を示す。
より表わし、第４図にこれに対応するユーザプロ
グラムの内容を示す。
第４図におけるPC1〜PC3の３番地が第３図の
AND回路３１を構成している。入力01又は内部
フラツグIR2のいずれかがONになればSPC0にな
り装置全体がリセツトされる。次のPC4〜PC8の
５番地がAND回路３２を構成しており、SPC0の
状態において入力02と03或いは入力04がONにな
ればステツプコントローラは歩進してSPC1に進
み出力３３がONになる。すなわち工程１にな
る。第５図はこの間の各部の状態変化をタイムチ
ヤートにより示している。ユーザプログラムにお
いて等価リレー回路の区分は命令LODを検出す
ることにより行われる。なお、第４図の最終番地
の（SPC JMP02）は、ステツプコントローラが
いかなる状態にあるかを問わずSPC2へジヤンプ
せよと命令している。
AND回路３１を構成している。入力01又は内部
フラツグIR2のいずれかがONになればSPC0にな
り装置全体がリセツトされる。次のPC4〜PC8の
５番地がAND回路３２を構成しており、SPC0の
状態において入力02と03或いは入力04がONにな
ればステツプコントローラは歩進してSPC1に進
み出力３３がONになる。すなわち工程１にな
る。第５図はこの間の各部の状態変化をタイムチ
ヤートにより示している。ユーザプログラムにお
いて等価リレー回路の区分は命令LODを検出す
ることにより行われる。なお、第４図の最終番地
の（SPC JMP02）は、ステツプコントローラが
いかなる状態にあるかを問わずSPC2へジヤンプ
せよと命令している。
以上説明したように、本発明によれば従来のス
キヤニング方式による相互独立的なランダムな論
理制御を円滑に実行しながら、条件成立時のステ
ツプ歩進による制御をリンクさせてシーケンス制
御を行うことができるので、プログラム並びに外
部回路が簡単化され使用上便利になつた。
キヤニング方式による相互独立的なランダムな論
理制御を円滑に実行しながら、条件成立時のステ
ツプ歩進による制御をリンクさせてシーケンス制
御を行うことができるので、プログラム並びに外
部回路が簡単化され使用上便利になつた。
第１図は本発明実施例の外観正面図、第２図は
本発明実施例の電気的構成図、第３図、第４図は
上記実施例におけるプログラムのラダー図および
シーケンスチヤート、第５図は第４図のプログラ
ム例における各部の状態変化を示すタイムチヤー
トである。 ３……ステツプ表示器、１１……CPU、１２
……バスライン、１９……ユーザプログラムエリ
ア。
本発明実施例の電気的構成図、第３図、第４図は
上記実施例におけるプログラムのラダー図および
シーケンスチヤート、第５図は第４図のプログラ
ム例における各部の状態変化を示すタイムチヤー
トである。 ３……ステツプ表示器、１１……CPU、１２
……バスライン、１９……ユーザプログラムエリ
ア。
Claims (1)
- １ メモリに貯蔵されたプログラムの走査を繰り
返すことによりプログラムされている複数の論理
演算を並列に実行していくスキヤニング方式のシ
ーケンスコントローラにおいて、ジヤンプ命令に
よる場合をのぞき所定のステツプ順序で逐次ステ
ツプ状態が歩進していくステツプコントローラを
設け、前記プログラムを、これのラダー図の異な
るAND回路に前記ステツプコントローラの各ス
テツプナンバーをこれのステツプ順に歩進条件命
令として指定した構成とし、前記各AND回路の
前記論理演算が成立し、且つ現工程のステツプナ
ンバーに＋１を加算したステツプナンバーが当該
AND回路の指定ステツプナンバーと一致した時
に工程を１歩進するよう構成されたことを特徴と
するシーケンスコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14988980A JPS5773407A (en) | 1980-10-25 | 1980-10-25 | Sequence controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14988980A JPS5773407A (en) | 1980-10-25 | 1980-10-25 | Sequence controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5773407A JPS5773407A (en) | 1982-05-08 |
| JPS6326889B2 true JPS6326889B2 (ja) | 1988-06-01 |
Family
ID=15484844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14988980A Granted JPS5773407A (en) | 1980-10-25 | 1980-10-25 | Sequence controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5773407A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58222305A (ja) * | 1982-06-18 | 1983-12-24 | Idec Izumi Corp | スキヤニング型シ−ケンスコントロ−ラ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5663607A (en) * | 1979-10-26 | 1981-05-30 | Hitachi Ltd | Sequence control unit |
-
1980
- 1980-10-25 JP JP14988980A patent/JPS5773407A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5663607A (en) * | 1979-10-26 | 1981-05-30 | Hitachi Ltd | Sequence control unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5773407A (en) | 1982-05-08 |
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