JPS6325738A - 情報処理システムにおける構成制御方式 - Google Patents
情報処理システムにおける構成制御方式Info
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- JPS6325738A JPS6325738A JP61170341A JP17034186A JPS6325738A JP S6325738 A JPS6325738 A JP S6325738A JP 61170341 A JP61170341 A JP 61170341A JP 17034186 A JP17034186 A JP 17034186A JP S6325738 A JPS6325738 A JP S6325738A
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- 238000000034 method Methods 0.000 claims description 15
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- 239000013256 coordination polymer Substances 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
中央処理部（ＣＰＵ）と、システムバス制御部を介した
複数個のアダプタ（ＡＤＰ） とがシステムバスに接続
されている情報処理システムにおいて、各アダプタ（Ａ
ＤＰ）対応のシステムバス制御部内に、少なくとも、筺
体単位の機番保持回路を設けることにより、上記中央処
理部（ＣＰＩＩ）から、該筺体単位の切り離し／接続命
令が発行された場合、予め、上記機番保持回路に設定さ
れている機番と、該命令によって指示された機番とを比
較し、一致出力が検出された全てのシステムバス制御部
が、該命令を実行して、筺体単位での切り離し／接続を
一斉に行うようにしたものである。
複数個のアダプタ（ＡＤＰ） とがシステムバスに接続
されている情報処理システムにおいて、各アダプタ（Ａ
ＤＰ）対応のシステムバス制御部内に、少なくとも、筺
体単位の機番保持回路を設けることにより、上記中央処
理部（ＣＰＩＩ）から、該筺体単位の切り離し／接続命
令が発行された場合、予め、上記機番保持回路に設定さ
れている機番と、該命令によって指示された機番とを比
較し、一致出力が検出された全てのシステムバス制御部
が、該命令を実行して、筺体単位での切り離し／接続を
一斉に行うようにしたものである。
本発明は、中央処理部（ＣＰＵ）と、システムパス制御
部を介した複数個のアダプタ（ＡＤＰ） とがシステム
バスに接続されている情報処理システムにおいて、筺体
単位での切り離し／接続を行う情報処理システムにおけ
る構成制御方式に関する。
部を介した複数個のアダプタ（ＡＤＰ） とがシステム
バスに接続されている情報処理システムにおいて、筺体
単位での切り離し／接続を行う情報処理システムにおけ
る構成制御方式に関する。
従来から、情報処理システムには、ＲＡＳ機能が設けら
れており、該情報処理システムに障害が発生すると、該
障害の発生した装置を切り離して診断し、該障害個所を
修復した後、自動回復させることが行われている。
れており、該情報処理システムに障害が発生すると、該
障害の発生した装置を切り離して診断し、該障害個所を
修復した後、自動回復させることが行われている。
然して、最近の情報処理システムのオンライン化に伴っ
て、該情報処理システムの一部の障害で、該システム全
体をダウンさせることは、ユーザに対するサービスの低
下に繋がることから１部分的な切り離し／接続を行うこ
とが必要となる。
て、該情報処理システムの一部の障害で、該システム全
体をダウンさせることは、ユーザに対するサービスの低
下に繋がることから１部分的な切り離し／接続を行うこ
とが必要となる。
そこで、例えば、１台の中央処理部（ＣＰＬＩ）と。
複数台のアダプタ（ＡＤＰ）よりなるシステムにおいて
は、該アダプタ（ＡＤＰ）に障害が発生してもシステム
ダウンとせず、該アダプタ（ＡＤＰ）を論理的に切り離
して維持運転を行う方式がとられている。
は、該アダプタ（ＡＤＰ）に障害が発生してもシステム
ダウンとせず、該アダプタ（ＡＤＰ）を論理的に切り離
して維持運転を行う方式がとられている。
そして、該システムの規模が大きくなると、該複数台の
アダプタ（ＡＤＰ）は、複数個の筐体に分割されて搭載
される場合があるが、このとき、一つの筐体が障害によ
りダウンしても、上記アダプタ（ＡＤＰ）障害の概念と
同じようにして、該筐体を論理的に切り離して、継続運
転を行う必要がある。
アダプタ（ＡＤＰ）は、複数個の筐体に分割されて搭載
される場合があるが、このとき、一つの筐体が障害によ
りダウンしても、上記アダプタ（ＡＤＰ）障害の概念と
同じようにして、該筐体を論理的に切り離して、継続運
転を行う必要がある。
又、この切り離し／接続は、二次障害を防止する意味か
ら極力速やかに行わなければならない。
ら極力速やかに行わなければならない。
〔従来の技術と発明が解決しようとする問題点〕第３図
は、従来の筺体単位での構成制御方式を説明する図であ
り、（ａ）はアダプタ（ＡＤＰ）単位に切り離し／接続
する場合を示し、（ｂ）は筐体内に筐体切り離し／接続
制御部を設けた場合を示している。
は、従来の筺体単位での構成制御方式を説明する図であ
り、（ａ）はアダプタ（ＡＤＰ）単位に切り離し／接続
する場合を示し、（ｂ）は筐体内に筐体切り離し／接続
制御部を設けた場合を示している。
本図において、各アダプタ（ＡＤＰ） ４には、回線を
経由して、端末、或いは、他の情報処理システムが接続
されているか、チャネル装置を介してホスト計算機が接
続されていて、全体として、所謂オンラインシステムを
構成しているものとする。
経由して、端末、或いは、他の情報処理システムが接続
されているか、チャネル装置を介してホスト計算機が接
続されていて、全体として、所謂オンラインシステムを
構成しているものとする。
第３図（ａ）の方式においては、筐体レベルでの切り離
し／接続命令はサポートせず、あくまでも、アダプタ（
ＡＤＰ） ４単位に、切り離し／接続する方式である。
し／接続命令はサポートせず、あくまでも、アダプタ（
ＡＤＰ） ４単位に、切り離し／接続する方式である。
中央処理部（ＣＰＵ） ３は該当する筺体１．又は２内
に存在する全てのアダプタ（ＩＩＤＰ） ４に対して、
上記切り離し／接続命令を発行しなければならないので
、該切り離し／接続処理に時間がかかり、障害アダプタ
（ＡＤＰ） ４を切り離し中に二次障害を誘発する可能
性が、一斉切り離しに比較して高いと云う問題がある。
に存在する全てのアダプタ（ＩＩＤＰ） ４に対して、
上記切り離し／接続命令を発行しなければならないので
、該切り離し／接続処理に時間がかかり、障害アダプタ
（ＡＤＰ） ４を切り離し中に二次障害を誘発する可能
性が、一斉切り離しに比較して高いと云う問題がある。
第３図（ｂ）の方式は、筺体２内の各アダプタ（Ａ叶）
４に存在するシステムハス制御部５とは独立に、筐体切
り離し／接続制御を行う制御部（斜線で示す）９を持つ
例である。
４に存在するシステムハス制御部５とは独立に、筐体切
り離し／接続制御を行う制御部（斜線で示す）９を持つ
例である。
第３図（ａ）の方式に比べると、一斉切り離し／接続が
できる点で有利であるが、別個の専用のハードウェア（
然も、チンプレベルではなく、プリント板レベル）が必
要な為、コストアップになる他、基本筺体１内のアダプ
タ（ＡＤＰ） ４の切り離し／接続に対しては、（ａ）
図の場合と同じく、アダプタ（ＡＤＰ） ４単位で行わ
なければならないと云う問題があった。
できる点で有利であるが、別個の専用のハードウェア（
然も、チンプレベルではなく、プリント板レベル）が必
要な為、コストアップになる他、基本筺体１内のアダプ
タ（ＡＤＰ） ４の切り離し／接続に対しては、（ａ）
図の場合と同じく、アダプタ（ＡＤＰ） ４単位で行わ
なければならないと云う問題があった。
本発明は上記従来の欠点に鑑み、筐体切り離し／接続命
令の実行を、各アダプタ（ＡＤＰ） ４に接続されるシ
ステムパス制御部５に行わせることで、効率の良いロー
コストの切り離し／接続をサービスする方法を提供する
ことを目的とするものである。
令の実行を、各アダプタ（ＡＤＰ） ４に接続されるシ
ステムパス制御部５に行わせることで、効率の良いロー
コストの切り離し／接続をサービスする方法を提供する
ことを目的とするものである。
第１図は、本発明の情報処理システムの構成制御方式の
構成例を示した図である。
構成例を示した図である。
本発明においては、
中央処理部（ＣＰＵ） ３と、複数個のアダプタ（ＡＤ
Ｐ） ４より成り、 上記各々のアダプタ（ＡＤＰ） ４は、システムバス制
御部５により、システムバス６を介して、中央処理部（
ＣＰＵ） ３へ接続されており、上記システムバス制御
部５は、中央処理部（ＣＰＵ） ３より発行される特定
の出力命令により、１アダプタ単位で、中央処理部（Ｃ
ＰＵ） ３と論理的に切り離される機能を有しており、 上記複数のアダプタ（ＡＤＰ） ４は、物理的に、上記
システムバス制御部５を介して、システムバス６により
接続される複数個の筐体に分割して搭載される情報処理
システムにおいて、 各アダプタ（ＡＤＰ） ４のシステムバス制御部５内に
、上記搭載される筐体の機番を保持する回路１５を設け
、 中央処理部（ＣＰＵ） ３より、該筺体単位での切り離
し／接続命令が発行された場合、各々のシステムバス制
御部５は、該命令が筺体単位の命令であれば、予め上記
機番保持回路１５に設定された機番と、該命令により指
示された機番を比較し、−致出力が検出された全てのシ
ステムバス制御部５が、該命令を実行することにより、
筺体単位での切り離し／接続を、一斉に行うように構成
する。
Ｐ） ４より成り、 上記各々のアダプタ（ＡＤＰ） ４は、システムバス制
御部５により、システムバス６を介して、中央処理部（
ＣＰＵ） ３へ接続されており、上記システムバス制御
部５は、中央処理部（ＣＰＵ） ３より発行される特定
の出力命令により、１アダプタ単位で、中央処理部（Ｃ
ＰＵ） ３と論理的に切り離される機能を有しており、 上記複数のアダプタ（ＡＤＰ） ４は、物理的に、上記
システムバス制御部５を介して、システムバス６により
接続される複数個の筐体に分割して搭載される情報処理
システムにおいて、 各アダプタ（ＡＤＰ） ４のシステムバス制御部５内に
、上記搭載される筐体の機番を保持する回路１５を設け
、 中央処理部（ＣＰＵ） ３より、該筺体単位での切り離
し／接続命令が発行された場合、各々のシステムバス制
御部５は、該命令が筺体単位の命令であれば、予め上記
機番保持回路１５に設定された機番と、該命令により指
示された機番を比較し、−致出力が検出された全てのシ
ステムバス制御部５が、該命令を実行することにより、
筺体単位での切り離し／接続を、一斉に行うように構成
する。
即ち、本発明によれば、中央処理部（ＣＰＵ）と。
システムバス制御部を介した複数個のアダプタ（八〇Ｐ
）とがシステムバスに接続されている情報処理システム
において、各アダプタ（ＡＤＰ）対応のシステムバス制
御部内に、少なくとも、筺体単位の機番保持回路を設け
ることにより、上記中央処理部（ＣＰＵ）から、該筺体
単位の切り離し／接続命令が発行された場合、予め、上
記機番保持回路に設定されている機番と、該命令によっ
て指示された機番とを比較し、一致出力が検出された全
てのシステムバス制御部が、該命令を実行して、筺体単
位での切り離し／接続を一斉に行うようにしたものであ
るので、筐体レベルの一斉切り離し／接続が経済的に可
能となり、該情報処理システムの信頼度を向上させる効
果がある。
）とがシステムバスに接続されている情報処理システム
において、各アダプタ（ＡＤＰ）対応のシステムバス制
御部内に、少なくとも、筺体単位の機番保持回路を設け
ることにより、上記中央処理部（ＣＰＵ）から、該筺体
単位の切り離し／接続命令が発行された場合、予め、上
記機番保持回路に設定されている機番と、該命令によっ
て指示された機番とを比較し、一致出力が検出された全
てのシステムバス制御部が、該命令を実行して、筺体単
位での切り離し／接続を一斉に行うようにしたものであ
るので、筐体レベルの一斉切り離し／接続が経済的に可
能となり、該情報処理システムの信頼度を向上させる効
果がある。
以下本発明の実施例を図面によって詳述する。
前述の第１図が本発明の情報処理システムの構成制御方
式の構成例を示した図であり、第２図はデータバス上の
命令フォーマットの一例を示した図であり、第１図にお
ける、各システムバス制御部内に設けられている筐体機
番保持回路１５と、該回路１５で保持されている機番と
、中央処理部（ＣＰＵ） ３が発行する筺体単位での切
り離し／接続命令が指示する機番とを比較する比較回路
（Ｃ） １６が本発明を実施するのに必要な手段である
。尚、全図を通して、同じ符号は同じ対象物を示してい
る。
式の構成例を示した図であり、第２図はデータバス上の
命令フォーマットの一例を示した図であり、第１図にお
ける、各システムバス制御部内に設けられている筐体機
番保持回路１５と、該回路１５で保持されている機番と
、中央処理部（ＣＰＵ） ３が発行する筺体単位での切
り離し／接続命令が指示する機番とを比較する比較回路
（Ｃ） １６が本発明を実施するのに必要な手段である
。尚、全図を通して、同じ符号は同じ対象物を示してい
る。
以下、第１図によって、本発明の情報処理システムにお
ける構成制御方式を説明する。
ける構成制御方式を説明する。
先ず、システムバス６は、具体的には、例えば、データ
バス６−１と、制御線６−２とに分かれており、システ
ムバス制御部５内のドライバ／レシーバ回路（Ｄ／Ｒ）
１０に接続されている。
バス６−１と、制御線６−２とに分かれており、システ
ムバス制御部５内のドライバ／レシーバ回路（Ｄ／Ｒ）
１０に接続されている。
通常の運転においては、該システムバス６は、中央処理
部（ＣＰＵ） ３から各アダプタ（ＡＤＰ） ４に対し
て発行される入出力命令と、中央処理部（ＣＰｔｌ）２
とアダプタ（ＡＤＰ）４間のサイクルスチールの動作に
使用される。
部（ＣＰＵ） ３から各アダプタ（ＡＤＰ） ４に対し
て発行される入出力命令と、中央処理部（ＣＰｔｌ）２
とアダプタ（ＡＤＰ）４間のサイクルスチールの動作に
使用される。
今、中央処理部（ＣＰＵ） ３から入出力命令が発行さ
れると、制御線６−２に対応するドライバ／レシーバ回
路（Ｄ／Ｒ） １０から出力される命令デコード許可信
号２９が“オン゛ となり、命令デコーダ１２−１、コ
マンドデコーダ１２−２を有効とする。
れると、制御線６−２に対応するドライバ／レシーバ回
路（Ｄ／Ｒ） １０から出力される命令デコード許可信
号２９が“オン゛ となり、命令デコーダ１２−１、コ
マンドデコーダ１２−２を有効とする。
このとき、命令デコーダ１２−１より出力される信号と
しては、筺体単位でのシステムバス制御部５への命令で
あることを示す信号１３と、アダプタ（ＡＤＰ） ４単
位でのシステムバス制御部５への命令であることを示す
信号１４と、アダプタ（ＡＤＰ）４へ発行された命令で
あることを示す信号２３とがある。
しては、筺体単位でのシステムバス制御部５への命令で
あることを示す信号１３と、アダプタ（ＡＤＰ） ４単
位でのシステムバス制御部５への命令であることを示す
信号１４と、アダプタ（ＡＤＰ）４へ発行された命令で
あることを示す信号２３とがある。
又、コマンドデコーダ１２−２から出力される信号とし
ては、切り離し命令であるか／接続命令であるかを示す
信号３１／３０がある。
ては、切り離し命令であるか／接続命令であるかを示す
信号３１／３０がある。
若し、中央処理部（ＣＰ［Ｉ） ３から筺体単位での切
り離し／接続命令が発行されると、上記命令デコーダ１
２−１の信号１３が“オン゛ となる。
り離し／接続命令が発行されると、上記命令デコーダ１
２−１の信号１３が“オン゛ となる。
又、筐体機番保持回路１５には、予め、当該情報処理シ
ステムに電源が投入されたとき等において、図示してい
ないサービスプロセッサ（ＳＶＰ）がファイルメモリ（
ＦＭ）等から機番設定情報を読み出して設定しである。
ステムに電源が投入されたとき等において、図示してい
ないサービスプロセッサ（ＳＶＰ）がファイルメモリ（
ＦＭ）等から機番設定情報を読み出して設定しである。
この筐体機番保持回路１５に予め設定されている機番と
、上記中央処理部（ＣＰＵ） ３が発行する切り離し／
接続命令により指示された機番情報１１−１とが、比較
回路（Ｃ） １６により比較され、一致出力が検出され
ると、一致信号１７が′オン゛ となる。
、上記中央処理部（ＣＰＵ） ３が発行する切り離し／
接続命令により指示された機番情報１１−１とが、比較
回路（Ｃ） １６により比較され、一致出力が検出され
ると、一致信号１７が′オン゛ となる。
従って、アンド回路１８の出力は“オン゛となり、オア
回路１９の出力も “オン゛ となる。
回路１９の出力も “オン゛ となる。
上記中央処理部（ＣＰＵ） ３から発行された命令が切
り離しコマンドであると、コマンドデコーダ１２〜２の
信号３１が、又該命令が接続コマンドであると、コマン
ドデコーダ１２−２の信号３０が°オン゛ となるので
、本発明の論理切り離し／接続を保持するフリップフロ
ップ（ＦＦ） ２１が、上記アンド回路２０−１．或い
は２０−２によってセット／リセットされる。
り離しコマンドであると、コマンドデコーダ１２〜２の
信号３１が、又該命令が接続コマンドであると、コマン
ドデコーダ１２−２の信号３０が°オン゛ となるので
、本発明の論理切り離し／接続を保持するフリップフロ
ップ（ＦＦ） ２１が、上記アンド回路２０−１．或い
は２０−２によってセット／リセットされる。
命令デコーダ１２−１の信号１４のルートによって、上
記フリップフロップ（ＦＦ） ２１が変化するのは、ア
ダプタ（ＡＤＰ） ４単位での切り離し／接続命令の場
合である。
記フリップフロップ（ＦＦ） ２１が変化するのは、ア
ダプタ（ＡＤＰ） ４単位での切り離し／接続命令の場
合である。
上記フリップフロップ（ＦＦ） ２１の出力は、アダプ
タ（ＡＤＰ） ４に対して、入出力命令が発行されたこ
とを示す信号２３をゲートしており、該フリップフロッ
プ（ＦＦ） ２１が゛オフ”であると、該入出力命令は
アダプタ（ＡＤＰ） ４に通知されない。
タ（ＡＤＰ） ４に対して、入出力命令が発行されたこ
とを示す信号２３をゲートしており、該フリップフロッ
プ（ＦＦ） ２１が゛オフ”であると、該入出力命令は
アダプタ（ＡＤＰ） ４に通知されない。
又、アダプタ（ＡＤＰ） ４からのサイクルスチール要
求信号２５ もゲートしており、該フリップフロップ（
ＦＦ） ２１が“オフ゛であると、アダプタ（ＡＤＰ）
４からのサイクルスチール要求も受は付けないように
機能する。
求信号２５ もゲートしており、該フリップフロップ（
ＦＦ） ２１が“オフ゛であると、アダプタ（ＡＤＰ）
４からのサイクルスチール要求も受は付けないように
機能する。
即ち、フリップフロップ（ＦＦ） ２１ は、 ゛オン
“状態であると、該システムバス６の制御下のアダプタ
（ＡＤＰ） ４は、中央処理部（ＣＰＵ） ３と接続状
態であり、 ゛オフ゛状態であると、切り離し状態にあ
ることになる。
“状態であると、該システムバス６の制御下のアダプタ
（ＡＤＰ） ４は、中央処理部（ＣＰＵ） ３と接続状
態であり、 ゛オフ゛状態であると、切り離し状態にあ
ることになる。
本実施例においては、筐体機番保持回路１５と。
比較回路（Ｃ） １６と、アンド回路１８と、オア回路
１９により、該筺体単位の切り離し／接続命令をサポー
トしている。
１９により、該筺体単位の切り離し／接続命令をサポー
トしている。
第２図は、データバス６上の、上記中央処理部（ＣＰＵ
） ２が発行する命令のフォーマットの一例を示したも
ので、命令制御部３３が命令デコーダ１２−１に入力さ
れ、宛先機番３４が比較回路（Ｃ） １６に入力され、
コマンド部３５がコマンドデコーダ１２−２に入力され
るように動作する。
） ２が発行する命令のフォーマットの一例を示したも
ので、命令制御部３３が命令デコーダ１２−１に入力さ
れ、宛先機番３４が比較回路（Ｃ） １６に入力され、
コマンド部３５がコマンドデコーダ１２−２に入力され
るように動作する。
上記、本発明の筺体単位での切り離し／接続機構を用い
て、タイプの異なるアダプタ（ＡＤＰ）群単位での、切
り離し／接続を容易に行うことができる。即ち、筐体に
依存しない、タイプの異なるアダプタ（ＡＤＰ）群に対
応するシステムバス制御部５内の機番保持回路１５に対
して、同一の機番を設定しておけば、筺体単位だけでな
く、アダプタ（八〇Ｐ）タイプ群単位での切り離し／接
続を実行することができることになる。
て、タイプの異なるアダプタ（ＡＤＰ）群単位での、切
り離し／接続を容易に行うことができる。即ち、筐体に
依存しない、タイプの異なるアダプタ（ＡＤＰ）群に対
応するシステムバス制御部５内の機番保持回路１５に対
して、同一の機番を設定しておけば、筺体単位だけでな
く、アダプタ（八〇Ｐ）タイプ群単位での切り離し／接
続を実行することができることになる。
このように、本発明は、中央処理部（ＣＰＵ）と。
システムバス制御部を介した複数個のアダプタ（ＡＤＰ
）とがシステムバスに接続されている情報処理システム
において、上記システムパス制？Ｉ１１ 部内に、筐体
機番保持回路を設け、該筐体機番保持回路に前板て、例
えば、筐体機番を設定しておき、上記中央処理部（ＣＰ
Ｕ）から筺体単位での切り離し／接続命令を発行し、該
命令が指示する機番と、上記筐体機番保持回路に設定さ
れている機番とが一敗したとき、該システムバス制御部
に接続されているアダプタ（ＡＤＰ）単位に、一斉に切
り離し／接続を行うようにした所に特１攻がある。
）とがシステムバスに接続されている情報処理システム
において、上記システムパス制？Ｉ１１ 部内に、筐体
機番保持回路を設け、該筐体機番保持回路に前板て、例
えば、筐体機番を設定しておき、上記中央処理部（ＣＰ
Ｕ）から筺体単位での切り離し／接続命令を発行し、該
命令が指示する機番と、上記筐体機番保持回路に設定さ
れている機番とが一敗したとき、該システムバス制御部
に接続されているアダプタ（ＡＤＰ）単位に、一斉に切
り離し／接続を行うようにした所に特１攻がある。
以上、詳細に説明したように、本発明の情報処理システ
ムにおける構成制御方式において、中央処理部（ＣＰＵ
） と、システムバス制御部を介した複数個のアダプタ
（ＡＤＰ）とがシステムバスに接続すれている情報処理
システムにおいて、各アダプタ（ＡＤＰ）対応のシステ
ムバス制御部内に、少なくとも、筺体単位の機番保持回
路を設けることにより、上記中央処理部（ＣＰＵ）から
、該筺体単位の切り離し／接続命令が発行された場合、
予め、上記機番保持回路に設定されている機番と、該命
令によって指示された機番とを比較し、一致出力が検出
された全てのシステムバス制御部が、該命令を実行して
、筺体単位での切り離し／接続を一斉に行うようにした
ものであるので、筐体レベルの一斉切り離し／接続が経
済的に可能となり、該情報処理システムの信頼度を向上
させる効果がある。
ムにおける構成制御方式において、中央処理部（ＣＰＵ
） と、システムバス制御部を介した複数個のアダプタ
（ＡＤＰ）とがシステムバスに接続すれている情報処理
システムにおいて、各アダプタ（ＡＤＰ）対応のシステ
ムバス制御部内に、少なくとも、筺体単位の機番保持回
路を設けることにより、上記中央処理部（ＣＰＵ）から
、該筺体単位の切り離し／接続命令が発行された場合、
予め、上記機番保持回路に設定されている機番と、該命
令によって指示された機番とを比較し、一致出力が検出
された全てのシステムバス制御部が、該命令を実行して
、筺体単位での切り離し／接続を一斉に行うようにした
ものであるので、筐体レベルの一斉切り離し／接続が経
済的に可能となり、該情報処理システムの信頼度を向上
させる効果がある。
第１図は本発明の情報処理システムの構成制御方式の構
成例を示した図。 第２図はデータバス上の命令フォーマットの一例を示し
た図。 第３図は従来の筺体単位での構成制御方式を説明する図
。 である。 図面において、 １は基本筐体、 ２は筐体。 ３は中央処理部（ＣＰＵ）、 ４はアダプタ（ＡＤＰ
）。 ５はシステムバス制御部。 ６はシステムバス、６−１はデータバス。 ６−２は制御線。 ｌＯはドライバ／レシーバ（Ｄ／Ｒ） 。 １２−１は命令デコーダ、 １２−２はコマンドデコ
ーダ。 １５は筐体機番保持回路１１６は比較回路（Ｃ）。 １７は一致信号。 ２１は論理切り離し／接続状態を保持するフリップフロ
ップ（ＦＦ） 。 ２３はアダプタ（ＡＤＰ）に対して入出力命令が発行さ
れたことを示す信号。 ２５はアダプタ（ＡＤＰ）からのサイクルスチール要求
信号。 をそれぞれ示す。
成例を示した図。 第２図はデータバス上の命令フォーマットの一例を示し
た図。 第３図は従来の筺体単位での構成制御方式を説明する図
。 である。 図面において、 １は基本筐体、 ２は筐体。 ３は中央処理部（ＣＰＵ）、 ４はアダプタ（ＡＤＰ
）。 ５はシステムバス制御部。 ６はシステムバス、６−１はデータバス。 ６−２は制御線。 ｌＯはドライバ／レシーバ（Ｄ／Ｒ） 。 １２−１は命令デコーダ、 １２−２はコマンドデコ
ーダ。 １５は筐体機番保持回路１１６は比較回路（Ｃ）。 １７は一致信号。 ２１は論理切り離し／接続状態を保持するフリップフロ
ップ（ＦＦ） 。 ２３はアダプタ（ＡＤＰ）に対して入出力命令が発行さ
れたことを示す信号。 ２５はアダプタ（ＡＤＰ）からのサイクルスチール要求
信号。 をそれぞれ示す。
Claims (1)
- 【特許請求の範囲】 中央処理部（ＣＰＵ）（３）と、複数個のアダプタ（Ａ
ＤＰ）（４）より成り、 上記各々のアダプタ（ＡＤＰ）（４）は、システムバス
制御部（５）により、システムバス（６）を介して、中
央処理部（ＣＰＵ）（３）へ接続されており、上記シス
テムバス制御部（５）は、中央処理部（ＣＰＵ）（３）
より発行される特定の出力命令により、１アダプタ単位
で、中央処理部（ＣＰＵ）（３）と論理的に切り離され
る機能を有しており、 上記複数のアダプタ（ＡＤＰ）（４）は、物理的に、上
記システムバス制御部（５）を介して、システムバス（
６）により接続される複数個の筐体に分割して搭載され
る情報処理システムにおいて、 各アダプタ（ＡＤＰ）（４）のシステムバス制御部（５
）内に、上記搭載される筺体の機番を保持する回路（１
５）を設け、 中央処理部（ＣＰＵ）（３）より、該筺体単位での切り
離し／接続命令が発行された場合、各々のシステムバス
制御部（５）は、該命令が筺体単位の命令であれば、予
め上記機番保持回路（１５）に設定された機番と、該命
令により指示された機番を比較し、一致出力が検出され
た全てのシステムバス制御部（５）が、該命令を実行す
ることにより、筺体単位での切り離し／接続を、一斉に
行うことを特徴とする情報処理システムにおける構成制
御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61170341A JPS6325738A (ja) | 1986-07-18 | 1986-07-18 | 情報処理システムにおける構成制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61170341A JPS6325738A (ja) | 1986-07-18 | 1986-07-18 | 情報処理システムにおける構成制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6325738A true JPS6325738A (ja) | 1988-02-03 |
Family
ID=15903131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61170341A Pending JPS6325738A (ja) | 1986-07-18 | 1986-07-18 | 情報処理システムにおける構成制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6325738A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6885249B2 (en) | 2002-11-27 | 2005-04-26 | Kabushiki Kaisha Toshiba | Optical signal receiving circuit and optical signal receiving semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5831637A (ja) * | 1981-08-20 | 1983-02-24 | Nec Corp | 多重処理装置 |
| JPS6084651A (ja) * | 1983-10-17 | 1985-05-14 | Fujitsu Ltd | 入出力装置の制御方式 |
-
1986
- 1986-07-18 JP JP61170341A patent/JPS6325738A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5831637A (ja) * | 1981-08-20 | 1983-02-24 | Nec Corp | 多重処理装置 |
| JPS6084651A (ja) * | 1983-10-17 | 1985-05-14 | Fujitsu Ltd | 入出力装置の制御方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6885249B2 (en) | 2002-11-27 | 2005-04-26 | Kabushiki Kaisha Toshiba | Optical signal receiving circuit and optical signal receiving semiconductor device |
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