JPS63251994A - 記憶装置 - Google Patents
記憶装置Info
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- JPS63251994A JPS63251994A JP62085780A JP8578087A JPS63251994A JP S63251994 A JPS63251994 A JP S63251994A JP 62085780 A JP62085780 A JP 62085780A JP 8578087 A JP8578087 A JP 8578087A JP S63251994 A JPS63251994 A JP S63251994A
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- 238000001514 detection method Methods 0.000 abstract description 4
- 238000004904 shortening Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 240000007320 Pinus strobus Species 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はロウアドレスおよびカラムアドレスの２種のア
ドレスを与えることによりアクセスを行なうＭＯＳダイ
ナミックＲＡＭを利用した記憶装置に係わり、特にアク
セスタイムの短縮化を行なった記憶装置に関する。
ドレスを与えることによりアクセスを行なうＭＯＳダイ
ナミックＲＡＭを利用した記憶装置に係わり、特にアク
セスタイムの短縮化を行なった記憶装置に関する。
従来、ロウ（Ｒｏｗ）アドレスおよびカラム（Ｃｏｌｕ
ｍｎ ）アドレスの２種類のアドレスを与えるＭＯＳダ
イナミックＲＡＭを使用した記憶装置は第３図に示した
ように次のような構成となっている。
ｍｎ ）アドレスの２種類のアドレスを与えるＭＯＳダ
イナミックＲＡＭを使用した記憶装置は第３図に示した
ように次のような構成となっている。
■中央処理装置等から送出されるロウアドレス１００．
１０１、カラムアドレス２００，２０１、リクエストア
ドレス３００．３０１をそれぞれ受信するＲレジスタ１
Ｏ１１１、Ｃレジスタ１５．１６およびコマンドレジス
タ２１゜ここでリクエストアドレスはこれらのロウアド
レス１００、カラムアドレス２００およびリクエストコ
マンド３００より成っている。
１０１、カラムアドレス２００，２０１、リクエストア
ドレス３００．３０１をそれぞれ受信するＲレジスタ１
Ｏ１１１、Ｃレジスタ１５．１６およびコマンドレジス
タ２１゜ここでリクエストアドレスはこれらのロウアド
レス１００、カラムアドレス２００およびリクエストコ
マンド３００より成っている。
■リクエストコマンド３０２よりＭＯＳダイナミックＲ
ＡＭの書き込み／読み出し動作等に必要なタイミング信
号であるＲ Ａ Ｓ （Ｒｏｗ ＡｄｄｒｅｓｓＳｔｒ
ｏｂｅ） ４０２とＣＡ Ｓ （Ｃｏｌｕｍｎ Ａｄｄ
ｒｅｓｓＳｔｒｏｂｅ） ４０１とロウアドレスとカラ
ムアドレスを切り換えるためのアドレス切換信号４０１
のタイミング信号を生成するタイミング生成部３１゜■
ダイナミックＲＡＭより構成されるＲＡＭアレイ４０゜ ■タイミング生成部３１からのアドレス切換信号４００
に基づいてロウアドレス１０２とカラムアドレス２０２
を切り換えてアドレスｌ １０トしてＲＡＭアレイ４０
に与えるセレクタ２５゜■ＲＡＭアレイ４０からの読み
出しデータ６゜Ｏを受けて中央処理装置等に読み出しデ
ータ６０１を送出する読み出しデータレジスタ５０゜次
に、この従来の記憶装置の動作について第４図を参照し
て説明する。
ＡＭの書き込み／読み出し動作等に必要なタイミング信
号であるＲ Ａ Ｓ （Ｒｏｗ ＡｄｄｒｅｓｓＳｔｒ
ｏｂｅ） ４０２とＣＡ Ｓ （Ｃｏｌｕｍｎ Ａｄｄ
ｒｅｓｓＳｔｒｏｂｅ） ４０１とロウアドレスとカラ
ムアドレスを切り換えるためのアドレス切換信号４０１
のタイミング信号を生成するタイミング生成部３１゜■
ダイナミックＲＡＭより構成されるＲＡＭアレイ４０゜ ■タイミング生成部３１からのアドレス切換信号４００
に基づいてロウアドレス１０２とカラムアドレス２０２
を切り換えてアドレスｌ １０トしてＲＡＭアレイ４０
に与えるセレクタ２５゜■ＲＡＭアレイ４０からの読み
出しデータ６゜Ｏを受けて中央処理装置等に読み出しデ
ータ６０１を送出する読み出しデータレジスタ５０゜次
に、この従来の記憶装置の動作について第４図を参照し
て説明する。
中央処理装置等から送られてきたロウアドレスは、Ｒレ
ジスタ１０．１１、セレクタ２５を介してアドレス１１
０としてＲＡＭアレイ４０に分配される。この時、Ｒレ
ジスタ１１の出力からＲＡＭアレイ４０のＲＡＭまでの
遅延時間はｔ６ である。この場合、セレクタ２５は、
ロウアドレス１０２を選択している。
ジスタ１０．１１、セレクタ２５を介してアドレス１１
０としてＲＡＭアレイ４０に分配される。この時、Ｒレ
ジスタ１１の出力からＲＡＭアレイ４０のＲＡＭまでの
遅延時間はｔ６ である。この場合、セレクタ２５は、
ロウアドレス１０２を選択している。
次にＲＡＭアレイ４０でのアドレス１１０が確定すると
、ＲＡＳ４０２をＲＡＭ７レイ４０（７）ＲＡＭに対し
与える必要があり、このＲΔ５４０２はリクエストコマ
ンド３０２に基づきタイミング生成部３１において生成
される。ＲＡＳ ４０２がＲＡＭアレイ４０のＲＡＭに
分配されると、次にカラムアドレス２０２をＲＡＭアレ
イ４０のＲＡＭに送る必要がある。これは、タイミング
生成部３１にふいてアドレス切換のためのアドレス切換
信号４００をセレクタ２５に送ることにより行なわれる
。モしてカラムアドレス２０２がＲＡＭアレイ４０でア
ドレス１１０として確定すると、ＣＡＳ４０１を与える
必要があり、これもタイミング生成部３１で生成される
。
、ＲＡＳ４０２をＲＡＭ７レイ４０（７）ＲＡＭに対し
与える必要があり、このＲΔ５４０２はリクエストコマ
ンド３０２に基づきタイミング生成部３１において生成
される。ＲＡＳ ４０２がＲＡＭアレイ４０のＲＡＭに
分配されると、次にカラムアドレス２０２をＲＡＭアレ
イ４０のＲＡＭに送る必要がある。これは、タイミング
生成部３１にふいてアドレス切換のためのアドレス切換
信号４００をセレクタ２５に送ることにより行なわれる
。モしてカラムアドレス２０２がＲＡＭアレイ４０でア
ドレス１１０として確定すると、ＣＡＳ４０１を与える
必要があり、これもタイミング生成部３１で生成される
。
以上の一連の動作により、ＲＡＭアレイ４０から読み出
しデータ６００が出力される。この時、Ｒレジスタ１１
の出力であるロウアドレス１０２が確定してから、読み
出しデータ６００が出力するまでのアクセスタイムはｔ
、である。また、アドレス切換信号４００は、読み出し
データ６００が出力された時点では元の状態に戻り、ロ
ウアドレス１０２を選択している。
しデータ６００が出力される。この時、Ｒレジスタ１１
の出力であるロウアドレス１０２が確定してから、読み
出しデータ６００が出力するまでのアクセスタイムはｔ
、である。また、アドレス切換信号４００は、読み出し
データ６００が出力された時点では元の状態に戻り、ロ
ウアドレス１０２を選択している。
以上は、読み出し動作についての説明であるが、書き込
み動作についても同様である。
み動作についても同様である。
上ｔした従来の記憶装置では、アクセスタイムがすべて
のリクエストアドレスに対し、ｔｌ であり、固定的で
あり、これ以上アクセスタイムを短縮することは無理で
ある。
のリクエストアドレスに対し、ｔｌ であり、固定的で
あり、これ以上アクセスタイムを短縮することは無理で
ある。
しかしながら、近年、電子計算機の処理能力は飛躍的に
向上しており、記憶装置のアクセスタイムの短縮化に対
する要求も大きい。この要求に対し、上述した従来の記
憶装置ではアクセスタイムの短縮化は望めないという欠
点がある。
向上しており、記憶装置のアクセスタイムの短縮化に対
する要求も大きい。この要求に対し、上述した従来の記
憶装置ではアクセスタイムの短縮化は望めないという欠
点がある。
そこで、本発明の目的は、アクセスタイムの短縮化を図
るようにした記憶装置を提供することにある。
るようにした記憶装置を提供することにある。
本発明の記憶装置は、ロウアドレスおよびカラムアドレ
スの２種のアドレスを与えることによりアクセスを行な
うダイナミックＲＡＭを使用した記憶装置において、（
ｉ）中央処理装置等からのリクエストアドレスを構成す
る前記ロウアドレスがひとつ前に受信したリクエストア
ドレスの前記ロウアドレスと一致するか否かを検出する
一致チェック手段と、（ｉｉ ）この一致チェック手段
により一致が検出された場合は以前のロウアドレス状態
を保持し、また一致チェック手段により不一致が検出さ
れた場合は保持するロウアドレスを更新するロウアドレ
ス保持手段と、（ｉｉｉ ）一致チェック手段が一致を
検出した場合は、ダイナミックＲＡＭの読み出し動作あ
るいは書き込み動作等に必要なタイミング信号を一致チ
ェック手段が−致を検出するのと同時にダイナミックＲ
ＡＭに送出するタイミング生成部とを具備しているもの
である。
スの２種のアドレスを与えることによりアクセスを行な
うダイナミックＲＡＭを使用した記憶装置において、（
ｉ）中央処理装置等からのリクエストアドレスを構成す
る前記ロウアドレスがひとつ前に受信したリクエストア
ドレスの前記ロウアドレスと一致するか否かを検出する
一致チェック手段と、（ｉｉ ）この一致チェック手段
により一致が検出された場合は以前のロウアドレス状態
を保持し、また一致チェック手段により不一致が検出さ
れた場合は保持するロウアドレスを更新するロウアドレ
ス保持手段と、（ｉｉｉ ）一致チェック手段が一致を
検出した場合は、ダイナミックＲＡＭの読み出し動作あ
るいは書き込み動作等に必要なタイミング信号を一致チ
ェック手段が−致を検出するのと同時にダイナミックＲ
ＡＭに送出するタイミング生成部とを具備しているもの
である。
従って、中央処理装置等からのリクエストアドレスのロ
ウアドレスが、ひとつ前のリクエストアドレスのロウア
ドレスと一致した場合、一致チェック手段による一致検
出に基づきロウアドレス保持手段は以前のロウアドレス
状態を保持すると共に、タイミング生成部は一致チェッ
ク手段による一致検出と同時にダイナミックＲＡＭに読
み出しあるいは書き込み動作等に必要なタイミング信号
（ＲＡＳ）を送出する。これにより、前記リクエストア
ドレスのロウアドレスがひとつ前のリクエストアドレス
のロウアドレスと一致した場合は、一致しない場合より
アクセスタイムを短縮することができ、ひいてはコンピ
ュータシステムの性能向上が図られる。
ウアドレスが、ひとつ前のリクエストアドレスのロウア
ドレスと一致した場合、一致チェック手段による一致検
出に基づきロウアドレス保持手段は以前のロウアドレス
状態を保持すると共に、タイミング生成部は一致チェッ
ク手段による一致検出と同時にダイナミックＲＡＭに読
み出しあるいは書き込み動作等に必要なタイミング信号
（ＲＡＳ）を送出する。これにより、前記リクエストア
ドレスのロウアドレスがひとつ前のリクエストアドレス
のロウアドレスと一致した場合は、一致しない場合より
アクセスタイムを短縮することができ、ひいてはコンピ
ュータシステムの性能向上が図られる。
次に本発明について図面を参照して説明する。
第１図は本発明による記憶装置の一実施例を示している
。同図において第３図との相違点は、ロウアドレス１０
１と１０２を入力し両人力が一致するか否かを検出する
一致チェック手段２６と、一方の入力端にはリクエスト
コマンド３０１が供給され、かつ他方の入力端には一致
チェック手役２６からの出力が供給され、一致チェック
手段２６による一致検出の場合にはＲレジスタ１１に入
力ロウアドレス１０１を取り込まないように制御するナ
ントゲート３５とを追加し、さらに第３図のタイミング
生成部３１に代わってタイミング生成部３０を設けたこ
とにある。
。同図において第３図との相違点は、ロウアドレス１０
１と１０２を入力し両人力が一致するか否かを検出する
一致チェック手段２６と、一方の入力端にはリクエスト
コマンド３０１が供給され、かつ他方の入力端には一致
チェック手役２６からの出力が供給され、一致チェック
手段２６による一致検出の場合にはＲレジスタ１１に入
力ロウアドレス１０１を取り込まないように制御するナ
ントゲート３５とを追加し、さらに第３図のタイミング
生成部３１に代わってタイミング生成部３０を設けたこ
とにある。
このタイミング生成部３０は、リクエストコマンド３０
２によりＭＯＳダイナミックＲＡＭの書き込み／読み出
し動作等に必要なタイミング信号であるＲＡＳ ４０２
とＣＡＳ４０１と、ロウアドレス１０２とカラムアドレ
ス２０２を切り換えるためのアドレス切換信号４００等
のタイミング信号を生成するもので、特に一致チェック
手段２６の出力であるロウアドレス一致信号５００がロ
ウアドレス一致にセットされたとき（ロウアドレス１０
１と１０２が一致したとき〉、アドレス１１０が即確認
しているため、そのロウアドレス一致信号５００に基づ
きすぐにＲＡＳ ４０２を出力するようになっている。
２によりＭＯＳダイナミックＲＡＭの書き込み／読み出
し動作等に必要なタイミング信号であるＲＡＳ ４０２
とＣＡＳ４０１と、ロウアドレス１０２とカラムアドレ
ス２０２を切り換えるためのアドレス切換信号４００等
のタイミング信号を生成するもので、特に一致チェック
手段２６の出力であるロウアドレス一致信号５００がロ
ウアドレス一致にセットされたとき（ロウアドレス１０
１と１０２が一致したとき〉、アドレス１１０が即確認
しているため、そのロウアドレス一致信号５００に基づ
きすぐにＲＡＳ ４０２を出力するようになっている。
また、このタイミング生成部３０は、ロウアドレス−を
信号５００がロウアドレス一致にセットされたとき、Ｒ
ＡＳ ４０２のタイミングに合わせてＣＡＳ ４０１、
アドレス切換信号４００等のタイミング信号も、ロウア
ドレス１０１と１０２が一致しない場合に比べ早めに発
生させる。その他の構成については第３図と同様であり
、同一または相当部分には同符号を用いている。
信号５００がロウアドレス一致にセットされたとき、Ｒ
ＡＳ ４０２のタイミングに合わせてＣＡＳ ４０１、
アドレス切換信号４００等のタイミング信号も、ロウア
ドレス１０１と１０２が一致しない場合に比べ早めに発
生させる。その他の構成については第３図と同様であり
、同一または相当部分には同符号を用いている。
次に第２図を参照して動作を説明する。第２図では連続
した２つのリクエストコマンドＲ１、Ｒ２に対する読み
出し動作のタイミングが示されている。リクエストコマ
ンドＲ１受信時は、ロウアドレス１０１と１０２が一致
しない場合であり、記憶装置内の各タイミング信号であ
るＲＡＳ４０２、ＣＡＳ４０１およびアドレス切換信号
４００等のタイミングは第２図に示すごとく第４図と同
様であり、アクセスタイムも１．で従来の第３図におけ
る記憶装置と同様である。
した２つのリクエストコマンドＲ１、Ｒ２に対する読み
出し動作のタイミングが示されている。リクエストコマ
ンドＲ１受信時は、ロウアドレス１０１と１０２が一致
しない場合であり、記憶装置内の各タイミング信号であ
るＲＡＳ４０２、ＣＡＳ４０１およびアドレス切換信号
４００等のタイミングは第２図に示すごとく第４図と同
様であり、アクセスタイムも１．で従来の第３図におけ
る記憶装置と同様である。
次にロウアドレス１０１と１０２が一致した場合の動作
について以下、説明する。
について以下、説明する。
第２図に示すごとく、リクエストコマンドＲ２受信時、
中央処理装置等よりのロウアドレス１０１と、ひとつ前
のリクエストコマンドＲ１受信時にＲレジスタ１１に保
持したロウアドレス１０２が一致した時、一致チェック
手段２６の出力であるロウアドレス一致信号５００がロ
ウアドレス一致にセットされ、ナントゲート３５の出力
によりＲレジスタ１１には新たなロウアドレス１０１は
取り込まれず以前の状態のまま残る。この場合、ＲＡＭ
アレイ４０には当然アドレス１１０が確定しているので
、すぐにＲＡＳ ４０２をＲＡＭアレイ４０のＲＡＭに
対して送ることができる。よってタイミング生成部３０
は、ロウアドレス一致信号５００に基づきＲＡＳ４０２
を発生し、ＲＡＭアレイ４０のＲＡＭには遅延時間ｔ、
後に到達する。
中央処理装置等よりのロウアドレス１０１と、ひとつ前
のリクエストコマンドＲ１受信時にＲレジスタ１１に保
持したロウアドレス１０２が一致した時、一致チェック
手段２６の出力であるロウアドレス一致信号５００がロ
ウアドレス一致にセットされ、ナントゲート３５の出力
によりＲレジスタ１１には新たなロウアドレス１０１は
取り込まれず以前の状態のまま残る。この場合、ＲＡＭ
アレイ４０には当然アドレス１１０が確定しているので
、すぐにＲＡＳ ４０２をＲＡＭアレイ４０のＲＡＭに
対して送ることができる。よってタイミング生成部３０
は、ロウアドレス一致信号５００に基づきＲＡＳ４０２
を発生し、ＲＡＭアレイ４０のＲＡＭには遅延時間ｔ、
後に到達する。
アドレス切換信号４００およびＣＡＳ４０１のＲＡＳ４
０２との時間関係は従来の第３図における記憶装置のも
のと同じであり、ＲＡＭアレイ４０からの読み出しデー
タ６００はリクエストコマンドＲ２出力よりｔ２ 後に
出力される。このロウアドレス一致時のアクセスタイム
ｔ２ は、不一致時のアクセスタイムｔ１ に比べ、
（ｔ−”’−ｔｂ ）だけ短縮される。この差は、ロ
ウアドレスがＲＡＭアレイ４０のＲＡＭに到達して確定
するのを待たなくてもよいということから得られるもの
である。
０２との時間関係は従来の第３図における記憶装置のも
のと同じであり、ＲＡＭアレイ４０からの読み出しデー
タ６００はリクエストコマンドＲ２出力よりｔ２ 後に
出力される。このロウアドレス一致時のアクセスタイム
ｔ２ は、不一致時のアクセスタイムｔ１ に比べ、
（ｔ−”’−ｔｂ ）だけ短縮される。この差は、ロ
ウアドレスがＲＡＭアレイ４０のＲＡＭに到達して確定
するのを待たなくてもよいということから得られるもの
である。
以上は中央処理装置等からのリクエストアドレスのロウ
アドレスが、ひとつ前のリクエストアドレスのものと一
致した場合について言及したものである。そして一般に
このようなロウアドレスが一致するリクエストの連なり
は、データ列の転送においても発生するものであり、そ
の発生頻度も小さくない。従って、このようなロウアド
レスが一致するリクエストの連なりが多ければそれだけ
記憶装置の平均的なアクセスタイムの短縮ともなり、ひ
いてはコンピュータシステムの性能の向上が図られる。
アドレスが、ひとつ前のリクエストアドレスのものと一
致した場合について言及したものである。そして一般に
このようなロウアドレスが一致するリクエストの連なり
は、データ列の転送においても発生するものであり、そ
の発生頻度も小さくない。従って、このようなロウアド
レスが一致するリクエストの連なりが多ければそれだけ
記憶装置の平均的なアクセスタイムの短縮ともなり、ひ
いてはコンピュータシステムの性能の向上が図られる。
本発明は本実施例に限定されることな〈発明の要旨を逸
脱しない範囲で種々の応用および変形が考えられる。
脱しない範囲で種々の応用および変形が考えられる。
上述したように本発明を用いれば、中央処理装置等から
のリクエストアドレスのロウアドレスが、ひとつ前のリ
クエストアドレスのものと一致した場合、すぐにＲＡＳ
タイミング信号を生成分配することにより、一致しない
場合よりアクセスタイムを短縮することができ、しかも
このようなロウアドレスが一致するリクエストの連なり
の発生頻度が大きければそれだけ記憶装置の平均的なア
クセスタイムの短縮、ひいてはコンビコータシステムの
性能の向上が図られるなどその効果はきわめて大きい。
のリクエストアドレスのロウアドレスが、ひとつ前のリ
クエストアドレスのものと一致した場合、すぐにＲＡＳ
タイミング信号を生成分配することにより、一致しない
場合よりアクセスタイムを短縮することができ、しかも
このようなロウアドレスが一致するリクエストの連なり
の発生頻度が大きければそれだけ記憶装置の平均的なア
クセスタイムの短縮、ひいてはコンビコータシステムの
性能の向上が図られるなどその効果はきわめて大きい。
第１図は本発明の記憶装置の一実施例を示すブロック図
、第２図は第１図の動作説明のためのタイミングチャー
ト、第３図は従来の記憶装置の一例を示すブロック図、
第４図は第３図の動作説明のためのタイミングチャート
である。 １Ｏ１１１・・・・・・Ｒレジスタ、 ２５・・・・・・セレクタ、 ２６・・・・・・一致チェック手段、 ３０・・・・・・タイミング生成部、 ３５・・・・・・ナントゲート、 ４０・・・・・・ＲＡＭアレイ。 出 願 人 日本電気株式会社
、第２図は第１図の動作説明のためのタイミングチャー
ト、第３図は従来の記憶装置の一例を示すブロック図、
第４図は第３図の動作説明のためのタイミングチャート
である。 １Ｏ１１１・・・・・・Ｒレジスタ、 ２５・・・・・・セレクタ、 ２６・・・・・・一致チェック手段、 ３０・・・・・・タイミング生成部、 ３５・・・・・・ナントゲート、 ４０・・・・・・ＲＡＭアレイ。 出 願 人 日本電気株式会社
Claims (1)
- ロウアドレスおよびカラムアドレスの２種のアドレスを
与えることによりアクセスを行なうダイナミックＲＡＭ
を使用した記憶装置において、中央処理装置等からのリ
クエストアドレスを構成する前記ロウアドレスがひとつ
前に受信したリクエストアドレスの前記ロウアドレスと
一致するか否かを検出する一致チェック手段と、この一
致チェック手段により一致が検出された場合は以前の前
記ロウアドレス状態を保持し、前記一致チェック手段に
より不一致が検出された場合は保持する前記ロウアドレ
スを更新するロウアドレス保持手段と、前記一致チェッ
ク手段が一致を検出した場合は前記ダイナミックＲＡＭ
の読み出し動作あるいは書き込み動作等に必要なタイミ
ング信号を、前記一致チェック手段が一致を検出するの
と同時に前記ダイナミックＲＡＭに送出するタイミング
生成部とを具備することを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62085780A JPS63251994A (ja) | 1987-04-09 | 1987-04-09 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62085780A JPS63251994A (ja) | 1987-04-09 | 1987-04-09 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63251994A true JPS63251994A (ja) | 1988-10-19 |
Family
ID=13868398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62085780A Pending JPS63251994A (ja) | 1987-04-09 | 1987-04-09 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63251994A (ja) |
-
1987
- 1987-04-09 JP JP62085780A patent/JPS63251994A/ja active Pending
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