JPS63250963A - マルチチツプインライン形イメ−ジセンサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、電荷結合デバイス（以下、ＣＯＤという）
等によるラインセンサチップを複数個直線状に配列接合
したマルチチップインライン形イメージセンサに関する
ものである。

［従来の技術］ ＣＣＤセンサ等のｉＣセンサは、例えば、ＰＥＰプロセ
ス等によってシリコンウェハ上に作成されるものである
ため、シリコンウェハのサイズによってその長さはおの
ずから制約を受ける。従って、ファクシミリ装置等に用
いて、Ａ４．Ｂ４サイズ等の原稿を等倍で読み取るよう
な場合には、このようなＣＣＤセンサによるラインセン
サチップを複数個直線状に配置接合して長尺のラインセ
ンサを形成するのが一般的である。

しかしながら、ＣＣＤセンサを直線状に並べて接合した
場合、ＣＯＤセ、ンサの検知素子の配列密度が高くなる
と、ＣＣＤセンサの接合部の凹凸が検知素子の大きさに
対して無視できなくなり、ＣＣＤセンサ相互の接合部分
で検知素子に欠損が生じ、文字等の読み取りができなく
なる危険性がある。実際、検知素子の濃密度を１６個／
■とすると配列ピッチは６２．５μ肩となり、これに対
して前記接合面の凹凸は、通常使用されるウェハ切断機
を用いた場合には最小ｌＯμｌ程度であるため、このＣ
ＣＤセンサの接合部分で１素子の欠損が起こるのは避け
えない。そのため、このＣＣＤセンサの接合部分には種
々の工夫がなされている。

第３図は例えば特開昭６１−３３０７２号公報に示され
た従来のマルチチップインライン形イメージセンサを示
す平面図であり、図において、１は直線状に配置されて
接合されているＣＣＤセンサ、２はこれらＣＣＤセンサ
１の接合面、３は各ＣＣＩ）センサ１上に所定のピッチ
Ｐで配列されて、文字等の画素を読み取る検知素子、４
はＣＣＤセッサＩの両端部に配され、その幅が通常の検
知素子３の１／２である端部検知素子である。ここで、
この端部検知素子４は破線５で示す本来の検知素子サイ
ズを考えた場合、その配列ピッチはやはりＰとなってい
る。また、６は前記端部検知素子４の出力を２倍に増幅
する増幅器、７はＣＯＤの転送段、８は各検知素子３あ
るいは増幅？５６からの信号をこの転送段７へ伝達する
ゲートである。

次に動作について説明する。各検知素子３は文字等の画
素を読み取り、当該画素に対応する出力信号をゲート８
へ送る。このとき、隣接するｃｃＤセンサｌの接合部分
に対応する画素は、その検知素子幅が通常の検知素子３
の１／２になっている端部検知素子４によって読み取ら
れる。従って、この端部検知素子４の出力信号は検知素
子面積に比例して、そのレベルが他の検知素子３の出力
信号の１／２のレベルとなっており、増幅器６にてそれ
ぞれ２倍に増幅され、通常の検知素子３の出力信号と同
一レベルとなってゲート８へ送られる。

これら各検知素子３及び増幅器６からの信号はこのゲー
ト８より転送段７へ送られ、転送段７はそれを順次転送
して時系列の画像信号として出力する。このように、直
線上に配列接合したＣＯＤセンサｌの両端部の端部検知
素子４の幅を通常の検知素子３の幅の１／２程度にする
ことで、ＣＯＤセンサＩの接合部２の凹凸によって必然
的に生ずる幅を確保しつつ、出力される画像信号に画素
の欠落が生じないようにしている。

［発明が解決しようとする問題点］ 従来のマルチチップインライン形イメージセンサは以上
のように構成されているので、ＣＣＤセンサｌの接合部
分では、画素を端部検知素子４で１／２だけ読み取って
、その出力信号でそれぞれの画素を代表させているので
、その部分の信頼性は他の検知素子３の部分に比べてＩ
／２であるといえ、この信頼性１／２の端部検知素子４
がＣＣＤセンサｌの接合部に２個入ったことによる画質
の劣化は避けられず、さらに、前記端部検知素子４の出
力を通常の検知素子３の出力と同一レベルにするために
導入している増幅器６の増幅度のバラツキも画質の劣化
につながるばかりか、この増幅器６をＣＣＤセンサｌと
同一チップ上に設けた場合、パターンが複雑化して製品
の歩留まりを低下させるなどの問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、画素抜けとうによる画質の劣化を防止し、製
品の歩留まりの低下を抑えたマルチチップインライン形
イメージセンサを得ることを目的とする。

［問題点を解決するための手段］ この発明に係るマルチチップインライン形イメージセン
サは、接合されたラインセンサチップ端部の検知素子の
相互間隔を、ラインセンサチップ上の検知素子の配列ピ
ッチの１．５〜２．５倍の範囲内に設定するとともに、
隣接するラインセンサチップ端部の検知素子相互の間に
仮想素子を想定して、この仮想素子の出力信号を当該仮
想素子が検知すべき画素の周辺の画素配列を参照して推
定するものである。

［作用コ この発明におけるマルチチップインライン形イメージセ
ンサは、隣接するラインセンサチップ端部の検知素子間
隔を通常の検知素子配列ピッチの１．５〜２．５倍とす
ることで接合部の凹凸により必然的に生ずる接合幅を確
保し、前記ラインセンサチップ端部の検知素子相互間に
仮想素子を想定して、その仮想素子が検知すべき画素の
周辺の画素配列を参照してその出力信号を推定して出力
することで画質の低下を防止する。

［実施例］ 以下、この発明の一実施例を図について説明する。第１
図において、ｌは接合されるラインセンサチップとして
のＣＣＤセンサ、２はその接合部、３は所定のピッチＰ
でＣＣＤセンサ１上に配列された検知素子、７はＣＣＤ
の転送段、８はゲートであり、第３図に同一符号を付し
た従来のそれらと同一、あるいは相当部分であるため詳
細な説明は省略する。また、９は隣接する前記ＣＣＤセ
ンサ１の両端部に、重犯通常の検知素子３からピッチＰ
で配置された端部検知素子、ＩＯはこの端部検知素子９
相互の間に想定された仮想素子であり、隣接する両ＣＣ
Ｄセンサ１の前記端部検知素子９相互の間隔りが、ＣＣ
Ｄセンサ１上の検知素子３の配列ピッチＰに対して、 （２Ｐ−Ｐ／４）　　≦　Ｌ　≦　（２Ｐ＋Ｐ／４）の
範囲内に入るようにアセンブルされている。ここで、こ
の端部検知素子９の相互間隔りは２Ｐが理想であるが、
アセンブルの再現性、画質等の点を考慮して前述の範囲
を設定した。

次に動作について説明する。各検知素子３は文字等の画
素を読み取り、当該画素に対応する出力信号をゲート８
へ送る。このとき、隣接するＣＯＤセンサｌの接合部分
には具体的な検知素子が存在しないので、この部分の画
素は読み取られず実際には欠落する。しかしながら、こ
の部分には仮想素子ＩＯが想定されており、この仮想素
子ｌＯが検知すべき画素の周辺の画素配列を参照して推
定した値を当該仮想素子ｌＯの出力信号として出力する
。例えば、このマルチチップインライン形シメージセン
サによって読み取られたｌライン分の画像信号の、その
仮想素子ＩＯの両サイドにあたる１個あるいは複数個の
画素配列を参照して、当該仮想素子ＩＯの出力信号を推
定する。

具体的には、その間にこの仮想素子ＩＯを想定した隣接
している端部検知素子９の出力信号のいずれか一方をそ
のまま当該仮想素子１０の出力信号とするもの、首記端
部検知素子９の出力信号の内、レベルの高いものを当該
仮想素子ｌＯの出力信号とするもの、さらには、前記両
端部検知素子９の出力信号の平均値を当該仮想素子ｌＯ
の出力信号とするもの等が考えられる。この場合、最初
のものは回路構成上部ｊｎであるが、後の三者に比べて
画質の点でやや劣る。また、仮想素子１０の両サイドに
あたる複数個の画素配列を参照して出力信号の推定を行
えば、画質をより向上させることもできる このような推定によって得られた仮想素子１０の出力信
号は、隣接している端部検知素子９の出力信号の間に挿
入され、転送段７上を順次転送されて時系列の画像信号
として出力される。このように、直線上に配列接合した
ＣＣＤセンサ１の両端部の端部検知素子９の間に仮想素
子ｌＯを想定して、この仮想素子！０より当該仮想素子
１０が検知ずべき画素の周辺の画素配列を参照して推定
した信号を出力することで、ＣＣＤセンサ１の接合部２
の凹凸によって必然的に生ずる幅を確保しつつ、出力さ
れる画像信号に画素の欠落が生じないようにしている。

なお、上記実施例では仮想素子の出力信号を当該仮想素
子が検知すべき画素の両サイドの１個あるいは複数個の
画素配列を参照して推定するものを示したが、マルチチ
ップインライン形イメージセンサの２次元配置の出力特
性の内、■ラインあるいは複数ライン前の画素配列まで
参照して仮想素子の出力信号を推定するようにしてもよ
い。第２図は２ライン１ｒｊの最大ａ個の画素配列を参
照して出力信号を推定する場合の説明図であり、この仮
想素子１０が検知すべき画素×の周辺で、当該ラインの
画素り、ａ、Ｉライン１γｊの画素ｄ、ｃ。

ｂ、ｅ、ｊ、及び２ライン前の画素に、ｆ、ｉ。

ｇ、　　１２を、ユ、ｂ、ｃ、　　・・、Ｑの順に参照
して当該仮想素子１０の出力信号を推定している。

また、上記実施例では、隣接している端部検知素子９の
間隔りを２Ｐ±Ｐ　／　４の範囲で設定したものについ
て説明したが、２Ｐ′＋：Ｐ／２の範囲であれば、アセ
ンブルの再現性１画質の点でも実用のＬで特に問題はな
い。

さらに上記実施例ではラインセンサチップの接合部での
画素欠落を防止する場合について説明したが、ラインセ
ンサチップ内に発生した欠陥検知歯Ｔの補正に利用する
ことも可能であり、同様の効果が期待できる。

［発明の効果］ 以上のように、この発明によれば隣接するラインセンサ
チップ端部の検知素子の相互間隔を検知素子配列ビッヂ
の１．５〜２．５倍とし、そのラインセンサチップ端部
の検知素子相互の間に仮想素子を想定してその出力信号
を、当該仮想素子が検知すべき画素の周辺の画素配列を
参照して推定するように構成したので、ラインセンサチ
ップの歩留上りが向上してコストの低減が可能となり、
さらに、読み取り画質を向上させることができるなどの
効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるマルチチップインラ
イン形イメージセンサを示す平面図、第２図は仮想素子
の出力信号の推定方法の一例を示す説明図、第３図は従
来のマルチチップインライン形イメージセンサを示す平
面図である。 ｌはラインセンサチップ（ＣＣＤセンサ）、３は検知素
子、９はラインセンサチップ端部の検知素子（端部検知
素子）、ｌＯは仮想素子。 なお、図中、同一符号は同一、又は相当部分を示す。 （外２名） 第　２　図 第３１

Claims (1)

1. 【特許請求の範囲】 （１）複数個のラインセンサチップを直線状に配置して
   接合させたイメージセンサにおいて、隣接する前記ライ
   ンセンサチップの接合に際して、当該両ラインセンサチ
   ップ端部の検知素子相互の間隔を、ラインセンサチップ
   上の検知素子の配列ピッチの１．５〜２．５倍の範囲内
   に設定し、前記隣接するラインセンサチップの前記端部
   の検知素子の相互間に仮想素子を想定し、この仮想素子
   の出力信号を当該仮想素子が検知すべき画素の周辺の画
   素配列を参照して推定することを特徴とするマルチチッ
   プインライン形イメージセンサ。（２）前記ラインセン
   サチップ端部の検知素子の相互間隔をラインセンサチッ
   プ上の検知素子の配列ピッチの１．７５〜２．２５倍の
   範囲内に設定するとともに、前記仮想素子の出力信号を
   当該仮想素子が検知すべき画素の両サイドの１個あるい
   は複数個の画素配列を参照して推定することを特徴とす
   る特許請求の範囲第１項記載のマルチチップインライン
   形イメージセンサ。 （３）前記ラインセンサチップ端部の検知素子の相互間
   隔をラインセンサチップ上の検知素子の配列ピッチの１
   ．７５〜２．２５倍の範囲内に設定するとともに、前記
   仮想素子の出力信号を１ラインあるいは複数ライン前の
   画素配列を参照して推定することを特徴とする特許請求
   の範囲第１項記載のマルチチップインライン形イメージ
   センサ。 （４）前記仮想素子の出力信号を当該仮想素子が検知す
   べき画素の両サイド各１画素の平均値によって推定する
   ことを特徴とする特許請求の範囲第２項記載のマルチチ
   ップインライン形イメージセンサ。 （５）前記仮想素子の出力信号を当該仮想素子が検知す
   べき画素の両サイド各１画素のいずれか一方の、レベル
   の高いサイドのものと同等にしたことを特徴とする特許
   請求の範囲第２項記載のマルチチップインライン形イメ
   ージセンサ。