JPS63245942A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPS63245942A
JPS63245942A JP8021687A JP8021687A JPS63245942A JP S63245942 A JPS63245942 A JP S63245942A JP 8021687 A JP8021687 A JP 8021687A JP 8021687 A JP8021687 A JP 8021687A JP S63245942 A JPS63245942 A JP S63245942A
Authority
JP
Japan
Prior art keywords
coating layer
bump
semiconductor chip
bumps
chip
Prior art date
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Pending
Application number
JP8021687A
Other languages
English (en)
Inventor
Hitoshi Yokoyama
横山　均
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPS63245942A publication Critical patent/JPS63245942A/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特に半導体チップにボンデ
ィングのためのバンプを形成しかつ表面にコーティング
層を形成した半導体装置に関する。
〔従来の技術〕
従来、この種の半導体装置は、第３図に示すように、半
導体チップ１の表面にボンディングを行うためのバンプ
２を形成し、バンプ２を支持するためにバンプ２を露出
させてコーティング層３を半導体チップ１の全面に施し
ていた。
〔発明が解決しようとする問題点〕
上述した従来の半導体装置は、バンプ支持のためにコー
ティング層の硬度を高くする必要があるが、コーティン
グ層と半導体チップとの熱膨張係数が異なるので、バン
プの支持には有効であるが、コーティング層が半導体チ
ップに与える応力のために半導体チップ上に形成された
素子の特性に悪影響が及び特性不良を引起すという欠点
がある。
〔問題点を解決するための手段〕
本発明の半導体装置は、表面中央部に素子領域を形成す
る半導体チップと、該半導体チップの周囲の縁部に形成
されるバンプと、少くとも該バンプ周囲に前記バンプを
露出して形成されるコーティング層とを含んで構成され
る。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の巣施例の斜視図である。
第１図に示すように、表面中央部に素子領域４を形成す
る半導体チップ１と、半導体チップ１の周囲の縁部に形
成されたボンディングのためのバンプ２と、素子領域４
を残してバンプ２が露出するように半導体チップ１の周
囲の縁部を覆って形成されたコーティング層３ａとを含
む。
コーティングＭ　３　ａの形成には、バンプ２が露出し
た状態で半導体チップ１の表面を覆ってコーティング層
を形成した後、素子領域４の上部のコーティング層を除
去して行う。
このように構成することにより、バンプ２支持の強度を
保持した状態でコーティング層３ａから半導体チップ１
が受ける応力を弱めて、素子特性に対する悪影響を除去
することがで゛きる。
第２図は本発明の第２の実施例の斜視図である。
第２図に示すように、第２の実施例ではコーティング層
３ｂはバンプ２の周囲のみに形成される。
第２の実施例では、バンプ２周辺の入力保護回路等の上
のコーティング層を除去することにより、コーティング
の悪影響を上述した第１の実施例に比べてより広範囲に
取除くことができるという利点がある。
〔発明の効果〕
以上説明したように本発明は、バンプ周辺のコーティン
グ層を残して半導体チップ上のコーティング層を除去す
ることにより、バンプの強度を保ちながら、コーティン
グ層による素子特性の劣化を防止できるという効果があ
る。
【図面の簡単な説明】
第１図は本発明の第１の実施例の斜視図、第２図は本発
明の第２の実施例の斜視図、第３図は従来の半導体装置
の一例の斜視図である。 １・・・半導体チップ、２・・・バンプ、３．３ａ。 ３ｂ・・・コーティング層、４・・・素子領域。 代理人　弁理士　内　原　　晋乙。 酩３図　　！

Claims (1)

    【特許請求の範囲】
  1. 表面中央部に素子領域を形成する半導体チップと、該半
    導体チップの周囲の縁部に形成されるバンプと、少くと
    も該バンプ周囲に前記バンプを露出して形成されるコー
    ティング層とを含むことを特徴とする半導体装置。
JP8021687A 1987-03-31 1987-03-31 半導体装置 Pending JPS63245942A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5197185A (en) * 1991-11-18 1993-03-30 Ag Communication Systems Corporation Process of forming electrical connections between conductive layers using thermosonic wire bonded bump vias and thick film techniques
US5518957A (en) * 1991-10-10 1996-05-21 Samsung Electronics Co., Ltd. Method for making a thin profile semiconductor package

Citations (2)

* Cited by examiner, † Cited by third party
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JPS5529181A (en) * 1978-08-24 1980-03-01 Toshiba Corp Production of semiconductor device
JPS5578549A (en) * 1978-12-08 1980-06-13 Nippon Denso Co Ltd Semiconductor device

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