JPS632426A - Pll circuit - Google Patents
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- JPS632426A JPS632426A JP61145533A JP14553386A JPS632426A JP S632426 A JPS632426 A JP S632426A JP 61145533 A JP61145533 A JP 61145533A JP 14553386 A JP14553386 A JP 14553386A JP S632426 A JPS632426 A JP S632426A
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- 238000001514 detection method Methods 0.000 claims abstract description 19
- 230000001360 synchronised effect Effects 0.000 claims description 17
- 230000010355 oscillation Effects 0.000 claims 1
- 230000005684 electric field Effects 0.000 abstract description 11
- 230000007423 decrease Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Stereo-Broadcasting Methods (AREA)
Abstract
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、入力信号のレベルに応じてロックレンジを変
更することの出来るＰＬＬ回路に関するもので、特にＦ
Ｍステレオ受信機のステレオマルチプレックス回路に用
いて好適なＰＬＬ回路に関する。Detailed Description of the Invention (a) Industrial Application Field The present invention relates to a PLL circuit that can change the lock range according to the level of an input signal, and particularly relates to a PLL circuit that can change the lock range according to the level of an input signal.
The present invention relates to a PLL circuit suitable for use in a stereo multiplex circuit of an M stereo receiver.
（ロ）従来の技術
昭和６０年３月２０日付で発行きれた「′８５三洋半導
体ハンドブックモノリシックバイボーラ集積回路編」第
３６０頁には、第２図に示す如きＰＬＬ回路を備えるＩ
Ｃ（集積回路）ＬＡ３３５０が記載されている。第２図
において、入力端子（１〉に印加された１９ＫＨｚのス
テレオパイロット信号は、位相比較回路（２）において
分周回路（３〉の出力信号と位相比較きれる。前記位相
比較回路（２）の出力端に発生する位相差に応じた直流
信号は、直流増幅回路（４）で増幅きれた後Ｖ ＣＯ（
５）に印加されるので、前記Ｖ ＣＯ（５）の出力信号
及び分周回路（３）の出力信号は、１９ＫＨ，のステレ
オパイロット信号に同期したものとなる。(b) Conventional technology On page 360 of the ``85 Sanyo Semiconductor Handbook Monolithic Bibolar Integrated Circuits,'' published on March 20, 1985, there is an I
C (integrated circuit) LA3350 is described. In Fig. 2, a 19 KHz stereo pilot signal applied to the input terminal (1) is phase-compared with the output signal of the frequency dividing circuit (3) in the phase comparator circuit (2). The DC signal corresponding to the phase difference generated at the output terminal is amplified by the DC amplifier circuit (4) and then sent to V CO (
5), the output signal of the VCO (5) and the output signal of the frequency dividing circuit (3) are synchronized with the 19KH stereo pilot signal.
その為、前記Ｖ ＣＯ（５）の出力信号を分周して得ら
れる３８ＫＨｚの信号は、左右ステレオ信号（Ｌ）及び
（Ｒ）を復調する為の信号として用いることが出来、１
９ＫＨ２の信号はステレオ表示を行なう信号として用い
ることが出来る。Therefore, the 38KHz signal obtained by frequency-dividing the output signal of the V CO (5) can be used as a signal for demodulating the left and right stereo signals (L) and (R).
The 9KH2 signal can be used as a signal for stereo display.
（ハ）発明が解決しようとする問題点
しかしながら、第２１１Ａの如きＰＬＬ回路は、大きな
位相ジッタが発生する危険があり、位相ジッタを有する
ＰＬＬ回路の出力信号をステレオマルチプレックス回路
において復調の為に用いると、ステレオ歪やステレオ分
離度が悪化するという問題があった。すなわち、第２図
のＰＬＬ回路において、入力端子（１）にステレオパイ
ロット信号とともにステレオ和信号（Ｌ＋Ｒ）が印加き
れ、しかも前記ステレオ和信号のレベルが大になると、
位相比較回路（２）が不完全なスイッチング状態になり
、差動成分が生じる。しかして、前記差動成分が直流増
幅回路（４）で増幅きれ、Ｖ ＣＯ（５）に印加きれる
と、前記Ｖ ＣＯ（５）が変調を受は位相ジッタが発生
し、上述の如き特性劣化が生じる。(c) Problems to be Solved by the Invention However, PLL circuits such as No. 211A have a risk of generating large phase jitter, and the output signal of the PLL circuit having phase jitter is not used for demodulation in a stereo multiplex circuit. When used, there was a problem that stereo distortion and stereo separation worsened. That is, in the PLL circuit shown in FIG. 2, when the stereo sum signal (L+R) is fully applied to the input terminal (1) together with the stereo pilot signal, and the level of the stereo sum signal becomes large,
The phase comparator circuit (2) enters an incomplete switching state and a differential component occurs. However, when the differential component is amplified by the DC amplifier circuit (4) and applied to the V CO (5), phase jitter occurs when the V CO (5) receives modulation, resulting in the characteristic deterioration as described above. occurs.
また、前記位相ジッタは、ステレオマルチプレックス回
路のパイロット信号検出回路にも影響を及ぼし、ステレ
オ表示の誤動作を生じるという問題があった。Further, the phase jitter also affects the pilot signal detection circuit of the stereo multiplex circuit, causing a problem of malfunction of stereo display.
（ニ）問題点を解決するための手段
本発明は、上述の点に鑑み成されたもので、位相比較回
路の入力信号を分周回路の出力信号により同期検波する
同期検波回路と、該同期検波回路の出力信号レベルに応
じて直流増幅回路の利得を連続的に制御する制御回路と
を設け、ＰＬＬ回路がロックし、前記同期検波回路から
出力信号が発生したとき、前記出力信号のレベルに応じ
て直流増幅回路の利得を可変する様にしたことを特徴と
する。(d) Means for Solving the Problems The present invention has been made in view of the above points, and includes a synchronous detection circuit that synchronously detects an input signal of a phase comparator circuit using an output signal of a frequency dividing circuit, and and a control circuit that continuously controls the gain of the DC amplifier circuit according to the output signal level of the detection circuit, and when the PLL circuit is locked and the output signal is generated from the synchronous detection circuit, the level of the output signal is adjusted to the level of the output signal. The present invention is characterized in that the gain of the DC amplifier circuit is varied accordingly.
（＊）作用
本発明に依れば、入力信号とＶＣＯの出力信号を分周す
る分周回路の出力信号との位相を比較するに際し、前記
両信号の位相が一致せず、ＰＬＬ回路がロックしていな
い状態においては、直流増幅回路の利得を゛高く設定し
、ロックレンジを広くするとともにキャプチャレンジを
十分に広くすることが出来る。また、両信号の位相が一
致し、ＰＬＬ回路がロックした状態においては、同期検
波回路の出力信号レベルに応じて前記直流増幅回路の利
得を低下許せ、ロックレンジを狭め前記出力信号レベル
に応じた位相ジッタの改善を計ることが出来るとともに
、ロック外れを防止出来る。(*) Effect According to the present invention, when comparing the phases of the input signal and the output signal of the frequency dividing circuit that divides the output signal of the VCO, the phases of the two signals do not match, and the PLL circuit is locked. In a state where the DC amplifier is not in use, the gain of the DC amplifier circuit can be set high to widen the lock range and to sufficiently widen the capture range. In addition, when the phases of both signals match and the PLL circuit is locked, the gain of the DC amplifier circuit is allowed to decrease according to the output signal level of the synchronous detection circuit, narrowing the lock range and adjusting the gain according to the output signal level. It is possible to improve phase jitter and prevent lock loss.
（へ）実施例
第１図は、本発明の一実施例を示す回路図で、（６）は
例えばＦＭステレオ検波出力信号が入力信号として印加
される入力端子、（７）は７６ ＫＨｚのフリーラン周
波数を有するＶＣＯ，（８）は該ＶＣＯ（７）の出力信
号を分周する分周回路、（９）は前記入力信号中の１９
ＫＨｚのステレオパイロット信号と前記分周回路（８）
の１９ＫＬ分周信号との位相を比較する位相比較回路、
（１０）は該位相比較回路（９）の出力信号を増幅して
前記Ｖ ＣＯ（７）に印加する直流増幅回路、（１１）
は前記分周回路（８）の分周信号を用いて前記入力信号
中に含まれるステレオパイロット信号を同期検波する同
期検波回路、（１２）は該同期検波回路（１１）の出力
信号に応じてステレオ表示ランプ（１３）を駆動する為
のランプトリガ回路、及び（１４）は前記同期検波回路
（１１）の出力信号レベルに応じた制御信号を発生し、
該制御信号により前記直流増幅回路（１ｏ〉の利得を連
続的に制御する制御回路である。位相比較回路（９）、
直流増幅回路（１０）、Ｖ ＣＯ（７）及び分周回路（
８）は、通常のＰＬＬ回路を構成しており、Ｖ ＣＯ（
７）の出力信号の位相が入力信号の位相に一致する様Ｐ
ＬＬ制御が行なわれるが、その詳細については省略する
。(f) Embodiment FIG. 1 is a circuit diagram showing an embodiment of the present invention. (6) is an input terminal to which, for example, an FM stereo detection output signal is applied as an input signal, and (7) is a 76 KHz free terminal. A VCO having a run frequency, (8) is a frequency divider circuit that divides the output signal of the VCO (7), and (9) is a frequency divider circuit that divides the output signal of the input signal.
KHz stereo pilot signal and the frequency divider circuit (8)
a phase comparison circuit that compares the phase with the 19KL frequency-divided signal;
(10) is a DC amplifier circuit that amplifies the output signal of the phase comparison circuit (9) and applies it to the V CO (7); (11)
(12) is a synchronous detection circuit that synchronously detects the stereo pilot signal included in the input signal using the frequency divided signal of the frequency dividing circuit (8); a lamp trigger circuit for driving the stereo display lamp (13), and (14) generating a control signal according to the output signal level of the synchronous detection circuit (11);
A control circuit that continuously controls the gain of the DC amplifier circuit (1o) by the control signal.A phase comparison circuit (9);
DC amplifier circuit (10), V CO (7) and frequency divider circuit (
8) constitutes a normal PLL circuit, and V CO (
7) so that the phase of the output signal matches the phase of the input signal P
LL control is performed, but its details will be omitted.
しかして、入力端子（６）に印加きれる入力信号がモノ
ラル信号である場合には、１９ＫＨｚステレオパイロツ
ト信号が存在しない為、ＰＬＬ回路がロックしない。ま
た、同期検波回路（１１）の出力信号が発生しないので
ステレオ表示ランプ（１３）が消灯し、制御回路（１４
）が作動しない。However, if the input signal that can be applied to the input terminal (6) is a monaural signal, the PLL circuit will not lock because there is no 19 KHz stereo pilot signal. Also, since the output signal of the synchronous detection circuit (11) is not generated, the stereo display lamp (13) goes out and the control circuit (14)
) does not work.
−方、入力信号がステレオ信号の場合、前記ステレオ信
号中のｉ ９ ＫＨｚステレオパイロット信号と分周回
路（８）の出力信号との位相が位相比較回路（９）で比
較され、ＰＬＬ制御が開始される。前記ＰＬＬ制御の開
始時点においては、未だＰＬＬ回路がロックしていない
ので、ステレオパイロット信号と分周回路（８）の出力
信号との位相がずれており、同期検波回路（１１）の出
力信号が発生しない。その為、ランプトリガ回路（１２
）の出力信号も発生せず、ステレオ表示ランプ（１３）
が消灯状態を保ち、制御回路（１４）も作動しない。そ
の結果、直流増幅回路（１０）の利得は比較的高い第１
の所定値となり、ＰＬＬ回路のキャプチャレンジを広く
保つことが出来る。ＰＬＬ制御が１１統し、ＰＬＬ回路
が入力信号中のステレオパイロット信号にロックすると
、分周回路り８）の出力信号が前記ステレオパイロット
信号に同期したものとなり、同期検波回路（１１）の出
力信号が発生する。前記出力信号が発生すると、それに
応じてランプトリガ回路（１２）の出力信号が発生し、
ステレオ表示ランプ（１３）が点灯してステレオ信号の
受信状態であることを表示する。- On the other hand, when the input signal is a stereo signal, the phase of the i 9 KHz stereo pilot signal in the stereo signal and the output signal of the frequency dividing circuit (8) is compared in the phase comparison circuit (9), and PLL control is started. be done. At the start of the PLL control, the PLL circuit has not yet locked, so the stereo pilot signal and the output signal of the frequency divider circuit (8) are out of phase, and the output signal of the synchronous detection circuit (11) is out of phase. Does not occur. Therefore, the lamp trigger circuit (12
) does not generate any output signal, and the stereo display lamp (13)
remains off, and the control circuit (14) also does not operate. As a result, the gain of the DC amplifier circuit (10) is relatively high.
is a predetermined value, and the capture range of the PLL circuit can be kept wide. When the PLL control unites 11 and the PLL circuit locks to the stereo pilot signal in the input signal, the output signal of the frequency divider circuit 8) becomes synchronized with the stereo pilot signal, and the output signal of the synchronous detection circuit (11) occurs. When the output signal is generated, an output signal of the lamp trigger circuit (12) is generated in response;
The stereo indicator lamp (13) lights up to indicate that a stereo signal is being received.
同期検波回路（１１）の出力信号レベルは、入力信号の
電界強度に応じて変化し、強電界の場合は大になり、弱
電界の場合は小になる。いま、入力端子（６）に強電界
の入力信号が印加きれ、同期検波回路（１１）の出力信
号レベルが犬になると、制御回路（１４）の出力制御信
号のレベルも犬になり、直流増幅回路（１０）の利得が
大巾に低下して第２の所定値になる。また、弱電界の入
力信号が印加された場合には、制御回路（１４）の出力
制御信号のレベルはあまり大にならず、直流増幅回路（
１０）の利得はあまり低下せず第３の所定値となる。従
って、前記直流増幅回路（１０）の利得は、入力信号の
電界強度に応じて前記第２の所定値と第３の所定値との
間の任意の値を連続的に取り得る。The output signal level of the synchronous detection circuit (11) changes depending on the electric field strength of the input signal, and increases when the electric field is strong and decreases when the electric field is weak. Now, when a strong electric field input signal is applied to the input terminal (6) and the output signal level of the synchronous detection circuit (11) becomes dog, the level of the output control signal of the control circuit (14) also becomes dog, and the DC amplification The gain of the circuit (10) is significantly reduced to a second predetermined value. Furthermore, when a weak electric field input signal is applied, the level of the output control signal of the control circuit (14) does not become very large, and the DC amplifier circuit (
The gain of 10) does not decrease much and reaches the third predetermined value. Therefore, the gain of the DC amplifier circuit (10) can continuously take any value between the second predetermined value and the third predetermined value depending on the electric field strength of the input signal.
その結果、ＰＬＬ回路がロックしていない状態において
は、直流増幅回路（１０）の利得が比較的高い第１の値
になり、広いキャプチャレンジを確保することが出来る
。またＰＬＬ回路がロックした状態で受信信号が強電界
の場合には、直流増幅回路（１０）の利得を十分に下げ
第２の値とし、過変調時のＶＣＯの位相ジッタの改善度
を犬にすることが出来る。更に、ＰＬＬ回路がロックし
た状態で受信信号が弱電界の場合には、直流増幅回路（
１０）の利得を前記第１及び第２の値の間の第３の値と
し、ｖｃｏの位相ジッタの改善とともにロック外れを防
止出来る。As a result, when the PLL circuit is not locked, the gain of the DC amplifier circuit (10) becomes a relatively high first value, and a wide capture range can be ensured. In addition, if the PLL circuit is locked and the received signal is a strong electric field, the gain of the DC amplifier circuit (10) is sufficiently lowered to the second value to improve the degree of improvement of the VCO phase jitter during overmodulation. You can. Furthermore, if the received signal is in a weak electric field with the PLL circuit locked, the DC amplifier circuit (
By setting the gain of 10) to a third value between the first and second values, it is possible to improve the phase jitter of the VCO and prevent lock loss.
第３図は、直流増幅回路の利得制御を行なう具体回路を
示すもので、ＰＬＬ回路がロックしていない状態におい
ては、制御回路（旦）を構成する差動接続きれた第１及
び第２トランジスタ（１５）及び＜１６〉のベースに同
期検波回路（１１）の出力信号が印加されず、前記制御
回路（旦）が制御信号を発生しないので、直流増幅回路
（す）の利得は第１の所定値となる。ＰＬＬ回路がロッ
クし、同期検波回路（１１）から大レベルの出力信号が
発生すると、第１トランジスタ（１５）がオフ、第２ト
ランジスタ（１６）がオンになり、該第２トランジスタ
（１６）のコレクタ電流が抵抗（１７）に流れる。その
為、直流増幅回路（籾）のｔ流源トランジスタ（１８）
のエミッタ電流が減少し、前記直流増幅回路（功）の相
互フンダクタンス（Ｇｍ）が減少してその利得が第２の
所定値に低下する。また、ＰＬＬ回路がロックし、同期
検波回路（１１）から小レベルの出力信号が発生すると
、第１及び第２トランジスタ（１５）及び（１６）のコ
レクタを流の差電流が抵抗（１７）に流れ、直流増幅回
路（す）の相互フンダクタンスが前記抵抗（１７）の電
圧降下に応じて減少し、その利得が第３の所定値になる
。従って、第３図の回路を用いれば、直流増幅回路（す
）の利得を、制御回路（旦）の出力電流に応じて連続的
に変化きせることが出来る。Figure 3 shows a specific circuit for controlling the gain of a DC amplifier circuit. When the PLL circuit is not locked, the differentially connected first and second transistors constituting the control circuit Since the output signal of the synchronous detection circuit (11) is not applied to the bases of (15) and <16> and the control circuit (Dan) does not generate a control signal, the gain of the DC amplifier circuit (S) is the same as the first one. It becomes a predetermined value. When the PLL circuit locks and a high-level output signal is generated from the synchronous detection circuit (11), the first transistor (15) turns off and the second transistor (16) turns on. A collector current flows through the resistor (17). Therefore, the t current source transistor (18) of the DC amplifier circuit (paddy)
The emitter current of the DC amplifier circuit decreases, the mutual fundductance (Gm) of the DC amplifier circuit decreases, and the gain thereof decreases to a second predetermined value. Also, when the PLL circuit locks and a small level output signal is generated from the synchronous detection circuit (11), the difference current flowing through the collectors of the first and second transistors (15) and (16) flows into the resistor (17). When the DC current is flowing, the mutual conductance of the DC amplifier circuit decreases in accordance with the voltage drop across the resistor (17), and its gain becomes a third predetermined value. Therefore, by using the circuit shown in FIG. 3, the gain of the DC amplifier circuit can be varied continuously in accordance with the output current of the control circuit.
（ト）発明の効果
以上述べた如く、本発明に依れば、ＰＬＬ回路がロック
していない状態においては、直流増幅回路の利得を高く
維持出来るので、広いキャプチャレンジを確保出来る。(G) Effects of the Invention As described above, according to the present invention, when the PLL circuit is not locked, the gain of the DC amplifier circuit can be maintained high, so a wide capture range can be ensured.
また、ＰＬＬ回路がロックすると、直流増幅回路の利得
を低下きせることが出来るので、ＶＣＯの位相ジッタを
改善出来、ステレオ歪やステレオ分離度等の特性を改善
することが出来る。更に、受信信号の電界強度に応じて
直流増幅回路の利得を連続的に低下させることが出来る
ので、弱電界時におけるＰＬＬ回路のロック外れを防止
出来る。Further, when the PLL circuit is locked, the gain of the DC amplifier circuit can be reduced, so that the phase jitter of the VCO can be improved, and characteristics such as stereo distortion and stereo separation can be improved. Furthermore, since the gain of the DC amplifier circuit can be continuously lowered in accordance with the electric field strength of the received signal, it is possible to prevent the PLL circuit from becoming unlocked when the electric field is weak.
第１図は、本発明の一実施例を示す回路図、第２図は従
来のＰＬＬ回路を示す回路図、及び第３図は第１図の具
体回路例を示す回路図である。
（７）・・・ＶＣＯｌ （８〉・・・分周回路、 （９
〉・・・位相比較回路、 （１０）・・・直流増幅回路
、 （１１）・・・同期検波回路、 （１４）・・・制
御回路。FIG. 1 is a circuit diagram showing an embodiment of the present invention, FIG. 2 is a circuit diagram showing a conventional PLL circuit, and FIG. 3 is a circuit diagram showing a specific example of the circuit shown in FIG. (7)...VCOl (8>...Frequency divider circuit, (9
〉... Phase comparison circuit, (10)... DC amplifier circuit, (11)... Synchronous detection circuit, (14)... Control circuit.
Claims (1)
の出力信号との位相を比較し、位相差に応じた出力信号
を発生する位相比較回路と、該位相比較回路の出力信号
を増幅し、その出力信号によって前記ＶＣＯの発振周波
数を制御する直流増幅回路とを備えるＰＬＬ回路におい
て、前記入力信号を前記分周回路の出力信号により同期
検波する同期検波回路と、該同期検波回路の出力信号の
レベルに応じて、前記直流増幅回路の利得を連続的に制
御する制御回路とを備え、入力信号レベルに応じて前記
直流増幅回路の利得を可変する様にしたことを特徴とす
るＰＬＬ回路。(1) A phase comparison circuit that compares the phases of an input signal and an output signal of a frequency dividing circuit that divides the output signal of the VCO and generates an output signal according to the phase difference; A PLL circuit comprising a DC amplifier circuit that amplifies and controls the oscillation frequency of the VCO using the output signal thereof, a synchronous detection circuit that synchronously detects the input signal using the output signal of the frequency dividing circuit; A PLL comprising: a control circuit that continuously controls the gain of the DC amplifier circuit according to the level of an output signal, and the gain of the DC amplifier circuit is varied according to the input signal level. circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61145533A JPS632426A (en) | 1986-06-20 | 1986-06-20 | Pll circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61145533A JPS632426A (en) | 1986-06-20 | 1986-06-20 | Pll circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS632426A true JPS632426A (en) | 1988-01-07 |
| JPH0348698B2 JPH0348698B2 (en) | 1991-07-25 |
Family
ID=15387402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61145533A Granted JPS632426A (en) | 1986-06-20 | 1986-06-20 | Pll circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS632426A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01215122A (en) * | 1988-02-24 | 1989-08-29 | Hitachi Ltd | Phase synchronizing signal generating circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5657337A (en) * | 1979-10-16 | 1981-05-19 | Matsushita Electric Ind Co Ltd | Phase control circuit |
-
1986
- 1986-06-20 JP JP61145533A patent/JPS632426A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5657337A (en) * | 1979-10-16 | 1981-05-19 | Matsushita Electric Ind Co Ltd | Phase control circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01215122A (en) * | 1988-02-24 | 1989-08-29 | Hitachi Ltd | Phase synchronizing signal generating circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0348698B2 (en) | 1991-07-25 |
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| Date | Code | Title | Description |
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