JPS63239920A - 半導体素子用基板の製造方法 - Google Patents
半導体素子用基板の製造方法Info
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- JPS63239920A JPS63239920A JP7351487A JP7351487A JPS63239920A JP S63239920 A JPS63239920 A JP S63239920A JP 7351487 A JP7351487 A JP 7351487A JP 7351487 A JP7351487 A JP 7351487A JP S63239920 A JPS63239920 A JP S63239920A
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Landscapes
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体素子用基板の製造方法に関するものであ
る。
る。
［従来の技術］
寄生容量の低減、耐放射線性に優れているＣＭＯＳラッ
チアップフリー等の優れた効果から、５０１（Ｓｉｌｉ
ｃｏｎ−ｏｎ−Ｉｎｓｕｌａｔｏｒ）構造の半導体素子
が数多く研究されている。これらのＳＯＩ構造は、サフ
ァイヤ単結晶上のＳｉのエピタキシー技術、５ｉｎ２な
どの絶縁膜上の多結晶あるいはアモルファスシリコンの
アニール等により実現されている。しかし、これらの方
法には、基板が単結晶に限定される、またはレーザ等の
特殊な技術が必要である等の問題があった。
チアップフリー等の優れた効果から、５０１（Ｓｉｌｉ
ｃｏｎ−ｏｎ−Ｉｎｓｕｌａｔｏｒ）構造の半導体素子
が数多く研究されている。これらのＳＯＩ構造は、サフ
ァイヤ単結晶上のＳｉのエピタキシー技術、５ｉｎ２な
どの絶縁膜上の多結晶あるいはアモルファスシリコンの
アニール等により実現されている。しかし、これらの方
法には、基板が単結晶に限定される、またはレーザ等の
特殊な技術が必要である等の問題があった。
また、すべてのＳＯＩ素子構造は薄膜素子構造であるか
ら、底面と表面の両方が素子の電気的特性に寄与する。
ら、底面と表面の両方が素子の電気的特性に寄与する。
また第２図に示すような島状のＳＯＩ構造素子を作った
場合には、さらに島の側面が電気特性に影響する。
場合には、さらに島の側面が電気特性に影響する。
例えば基板２１上に島状のＳｉ単結晶２４を形成した５
０１素子では、島の側面２５は＜１１１＞方位を持ち、
側面のしきい電圧は通常上表面よりも低いのでリークを
生じ易い。背面２６でも高濃度界面電荷とドレーン誘起
障壁低下との複合効果によってリークを生ずる。通常、
これらの領域にはホウ素打ち込みドーピングによって界
面濃度を上げ、実効しきい電圧を上げることでリークを
減らしている。
０１素子では、島の側面２５は＜１１１＞方位を持ち、
側面のしきい電圧は通常上表面よりも低いのでリークを
生じ易い。背面２６でも高濃度界面電荷とドレーン誘起
障壁低下との複合効果によってリークを生ずる。通常、
これらの領域にはホウ素打ち込みドーピングによって界
面濃度を上げ、実効しきい電圧を上げることでリークを
減らしている。
しかし、これらはイオン打ち込みという工程が加わるこ
と、高濃度のドーピングには、かえってイオン衝撃によ
る欠陥が誘起されることなど欠点も多かった。
と、高濃度のドーピングには、かえってイオン衝撃によ
る欠陥が誘起されることなど欠点も多かった。
［発明が解決しようとする問題点］
本発明は５０１構造における従来の欠点、すなわち基板
が単結晶に限定され、またはアモルファスシリコンをレ
ーザーアニールするという特殊な工程が必要であること
、また特に島状のＳＯＩ構造を作った場合に、側面およ
び底面からのリーク防止が困難なこと等を解決し、簡単
な工程で任意の基板上にｓｏｒ構造の半導体素子用基板
を形成し、しかも島状の半導体の側面および底面からの
リークを防止しうる半導体素子用基板の製造方法を提供
することを目的とする。
が単結晶に限定され、またはアモルファスシリコンをレ
ーザーアニールするという特殊な工程が必要であること
、また特に島状のＳＯＩ構造を作った場合に、側面およ
び底面からのリーク防止が困難なこと等を解決し、簡単
な工程で任意の基板上にｓｏｒ構造の半導体素子用基板
を形成し、しかも島状の半導体の側面および底面からの
リークを防止しうる半導体素子用基板の製造方法を提供
することを目的とする。
［問題点を解決するための手段］
このような目的を達成するために、本発明は、基板上に
不純物を含み核形成密度（ＮＤ）の小さい非晶質絶縁層
を堆積させる工程と、絶縁層上に、単一核のみより結晶
成長するに充分小さい面積を有し、絶縁層の核形成密度
（ＮＤｓ）より大きい核形成密度（ＮＤＬ）を有する核
形成面（ＳＮＤＬ）を形成する工程と、絶縁層と核形成
面（ＳＮＤＬ）との核形成密度差（△ＮＤ）を利用して
単一核より核形成面を越え絶縁層を覆うように単結晶を
成長させる工程と、結晶を覆って不純物を含む絶縁物を
堆積する工程と、基板を熱処理する工程と、基板表面を
結晶の表面が露出するように平坦化する工程とからなる
ことを特徴とする。
不純物を含み核形成密度（ＮＤ）の小さい非晶質絶縁層
を堆積させる工程と、絶縁層上に、単一核のみより結晶
成長するに充分小さい面積を有し、絶縁層の核形成密度
（ＮＤｓ）より大きい核形成密度（ＮＤＬ）を有する核
形成面（ＳＮＤＬ）を形成する工程と、絶縁層と核形成
面（ＳＮＤＬ）との核形成密度差（△ＮＤ）を利用して
単一核より核形成面を越え絶縁層を覆うように単結晶を
成長させる工程と、結晶を覆って不純物を含む絶縁物を
堆積する工程と、基板を熱処理する工程と、基板表面を
結晶の表面が露出するように平坦化する工程とからなる
ことを特徴とする。
［作 用］
本発明は成長させるべき結晶の核形成密度（ＮＤ）が結
晶を成長させる面の材質によって異なることを利用する
ものである。例えばＳｉ結晶を堆積する場合、５ｉ０２
は小さな核形成密度（ＮＤｓ）を、ＳｉＮは大きな核形
成密度（ＮＤＬ）を有する。そして５ｉ０２面とＳｉＮ
面とを有する基体に結晶形成処理を施してこの核形成密
度の差（△ＮＤ）によって、Ｓｉ結晶はＳｉＮ上にのみ
堆積成長し、ＳｉＯ□上には堆積しない。このように大
きな核形成密度（ＮＤＬ）をもち結晶が堆積成長する面
を核形成面（ＳＮＤＬ）、小さな核形成密度（ＮＤ！＋
）をもち結晶が成長しない面を非核形成面（Ｓｓｏｓ）
を称する。この時核形成面（ＳＮＤＬ）の面積を単一の
核しか発生し得ない程度に十分小さくしておくと、核形
成面（ＳＮＤＬ）上には単結晶が成長し、この単結晶は
核形成面（ＳＮＤＬ）を越えて、非核形成面（Ｓｓｏｓ
）上へも成長する。この方法によれば、核形成面の位置
を制御することだけで、形成される単結晶の位置と粒径
を自由に制御できる。
晶を成長させる面の材質によって異なることを利用する
ものである。例えばＳｉ結晶を堆積する場合、５ｉ０２
は小さな核形成密度（ＮＤｓ）を、ＳｉＮは大きな核形
成密度（ＮＤＬ）を有する。そして５ｉ０２面とＳｉＮ
面とを有する基体に結晶形成処理を施してこの核形成密
度の差（△ＮＤ）によって、Ｓｉ結晶はＳｉＮ上にのみ
堆積成長し、ＳｉＯ□上には堆積しない。このように大
きな核形成密度（ＮＤＬ）をもち結晶が堆積成長する面
を核形成面（ＳＮＤＬ）、小さな核形成密度（ＮＤ！＋
）をもち結晶が成長しない面を非核形成面（Ｓｓｏｓ）
を称する。この時核形成面（ＳＮＤＬ）の面積を単一の
核しか発生し得ない程度に十分小さくしておくと、核形
成面（ＳＮＤＬ）上には単結晶が成長し、この単結晶は
核形成面（ＳＮＤＬ）を越えて、非核形成面（Ｓｓｏｓ
）上へも成長する。この方法によれば、核形成面の位置
を制御することだけで、形成される単結晶の位置と粒径
を自由に制御できる。
本発明は不純物を含んだ非晶質絶縁基板上に、上述した
方法によって、所望の粒径を有する島状の半導体結晶を
任意の位置に成長させ、さらに半導体結晶間を、不純物
を含んだ非晶質絶縁物で埋め、熱処理して、半導体結晶
の側面と底面に不純物をドープした後、表面を平坦化す
るので、簡単な工程でリークが防止され、かつ配線の段
切れの心配のないｓｏｒ構造の半導体素子用基板を得る
ことができる。
方法によって、所望の粒径を有する島状の半導体結晶を
任意の位置に成長させ、さらに半導体結晶間を、不純物
を含んだ非晶質絶縁物で埋め、熱処理して、半導体結晶
の側面と底面に不純物をドープした後、表面を平坦化す
るので、簡単な工程でリークが防止され、かつ配線の段
切れの心配のないｓｏｒ構造の半導体素子用基板を得る
ことができる。
［実施例コ
以下に図面を参照して本発明の詳細な説明する。
まず第１図（Ａ） に示すように、高融点ガラス。
石英ガラス、アルミナ、セラミックス等の任意の基板１
上に、ＰＳＧ （リンシリケートガラス）膜２を通常
のＣＶＤ法により堆積する。５ｉｆｔ２ＣＪ２２とＮＨ
３との混合ガスを用い、ＣＶＤ法によってＰＳＧ ［２
上にＳｉＮ、膜を形成する。そしてフォトリソグラフィ
技術によって、ＳｉＮ、膜３を数μｍ以下の大きさにバ
ターニングする。ＰＳＧｌｌｉ２はＳｔの核形成密度（
ＮＤ）が小さく、非核形成面（Ｓｓｏｓ）となり、一方
ＳｉＮはＳｉの核形成密度が大きく、核形成面（ＳＮＤ
Ｌ）３となる。
上に、ＰＳＧ （リンシリケートガラス）膜２を通常
のＣＶＤ法により堆積する。５ｉｆｔ２ＣＪ２２とＮＨ
３との混合ガスを用い、ＣＶＤ法によってＰＳＧ ［２
上にＳｉＮ、膜を形成する。そしてフォトリソグラフィ
技術によって、ＳｉＮ、膜３を数μｍ以下の大きさにバ
ターニングする。ＰＳＧｌｌｉ２はＳｔの核形成密度（
ＮＤ）が小さく、非核形成面（Ｓｓｏｓ）となり、一方
ＳｉＮはＳｉの核形成密度が大きく、核形成面（ＳＮＤ
Ｌ）３となる。
ついで５ｉＨ２ＣＪ１２ガスを用い、熱ＣＶＤ法によっ
てＳｉ単結晶をＳｉＮｘ核形成面（ＳＮＯＬ）上に該核
形成面（ＳＮＤＬ）と一体一に対応して形成する。Ｓｉ
Ｎ、核形成面（ＳＮＤＬ） ３の大きさが数μｍ以下な
ので、この上にはＳｔの単一核しか形成されず、ＳｉＮ
、膜３上にＳｉ単結晶４が形成され、やがてＳｉＮ３を
越えてＰＳＧ 膜２上にまで成長する。
てＳｉ単結晶をＳｉＮｘ核形成面（ＳＮＯＬ）上に該核
形成面（ＳＮＤＬ）と一体一に対応して形成する。Ｓｉ
Ｎ、核形成面（ＳＮＤＬ） ３の大きさが数μｍ以下な
ので、この上にはＳｔの単一核しか形成されず、ＳｉＮ
、膜３上にＳｉ単結晶４が形成され、やがてＳｉＮ３を
越えてＰＳＧ 膜２上にまで成長する。
次に、再びＣＶＤ法によってＰＳＧ膜５をＳｉ単結晶４
の高さとほぼ同じ厚さで堆積する。ＰＳＧの堆積には原
料ガスとしてシラン（ＳｉＨ４）、フォスフイン（ＰＨ
３）および酸素を用いる。ＰＳＧ中のリン濃度は数％〜
１２％程度とする。こうして第１図（八）に示す構造が
得られる。
の高さとほぼ同じ厚さで堆積する。ＰＳＧの堆積には原
料ガスとしてシラン（ＳｉＨ４）、フォスフイン（ＰＨ
３）および酸素を用いる。ＰＳＧ中のリン濃度は数％〜
１２％程度とする。こうして第１図（八）に示す構造が
得られる。
次に、ＰＳＧを高温（９００〜１２００℃）下に置き、
リフローを行い、第１図（Ｂ）に示すように、ＰＳＧ
５の表面を平坦にする。この際、ＰＳＧから不純物とし
てリンが５ｉｌｌ結晶の極表面６に拡散され、結晶の表
面は、内部に比べ不純物濃度の高い領域６（１ｘ １０
Ｉ５１０ｌ５以上）−が形成される。
リフローを行い、第１図（Ｂ）に示すように、ＰＳＧ
５の表面を平坦にする。この際、ＰＳＧから不純物とし
てリンが５ｉｌｌ結晶の極表面６に拡散され、結晶の表
面は、内部に比べ不純物濃度の高い領域６（１ｘ １０
Ｉ５１０ｌ５以上）−が形成される。
次に、ＲＩＥ （リアクティブイオンエツチング）に
よりＰＳＧ ５とＳｉｉ結晶４のエツチング速度比がほ
ぼ１になる条件でエツチングを行って、第１図（Ｃ）に
示すような半導体素子用基板が得られる。
よりＰＳＧ ５とＳｉｉ結晶４のエツチング速度比がほ
ぼ１になる条件でエツチングを行って、第１図（Ｃ）に
示すような半導体素子用基板が得られる。
エツチングガスとしてはＣＦ４．ＣＨＦ３．ＣＨ２Ｆ２
．ＣＨＦ３゜ＣＪｓ、ＳＦａ、Ｃ）ｌｃｆ ２Ｆ、Ｃ２
ＣＡ Ｆｓ等あるいは０２．Ａｒ１ｅ等との混合ガスを
用い、圧力０．１〜Ｉ Ｔｏｒｒでエツチングを行う。
．ＣＨＦ３゜ＣＪｓ、ＳＦａ、Ｃ）ｌｃｆ ２Ｆ、Ｃ２
ＣＡ Ｆｓ等あるいは０２．Ａｒ１ｅ等との混合ガスを
用い、圧力０．１〜Ｉ Ｔｏｒｒでエツチングを行う。
あるいはポリッシング等の機械研摩によっても第３図の
ような平滑面が得られる。
ような平滑面が得られる。
このようにして、相互に完全に絶縁され、表面が平坦で
、しかも側面および底面からのリークのないＳｊ＄結晶
を複数個有するＳＯＩ構造の半導体素子用基板が得られ
る。
、しかも側面および底面からのリークのないＳｊ＄結晶
を複数個有するＳＯＩ構造の半導体素子用基板が得られ
る。
なお、本実施例ではＳｉ単結晶を例として示したが、単
結晶はＳｉに限られず、核形成面（ＳＮＤＬ）を選ぶこ
とにより、Ｇｅ、化合物半導体単結晶を成長させること
ができる。また、不純物はリンに限られず、ボロン、ヒ
素等を任意に選ぶことができる。
結晶はＳｉに限られず、核形成面（ＳＮＤＬ）を選ぶこ
とにより、Ｇｅ、化合物半導体単結晶を成長させること
ができる。また、不純物はリンに限られず、ボロン、ヒ
素等を任意に選ぶことができる。
［発明の効果］
本発明によれば、核形成密度の際を利用して島状の半導
体結晶を成長させ、さらに半導体結晶間を、不純物を含
んだ非晶質絶縁物で埋め、熱処理して、半導体結晶の側
面と底面に不純物をドープした後、表面を平坦化するの
で、所望の粒径を有する半導体結晶を任意の位置に形成
できる上に、簡単な工程でリークが防止され、かつ配線
の段切れの心配のないＳＯＩ構造の半導体素子用基板を
得ることができる。
体結晶を成長させ、さらに半導体結晶間を、不純物を含
んだ非晶質絶縁物で埋め、熱処理して、半導体結晶の側
面と底面に不純物をドープした後、表面を平坦化するの
で、所望の粒径を有する半導体結晶を任意の位置に形成
できる上に、簡単な工程でリークが防止され、かつ配線
の段切れの心配のないＳＯＩ構造の半導体素子用基板を
得ることができる。
第１図は本発明の実施例を示す工程図、第２図は従来の
島状ＳＯＩ構造の断面図である。 １・・・基板、 ２・・・ＰＳＧ膜、 ３・・・ＳｉＮｘ核形成面、 ４・・・Ｓｉ単結晶、 ５・・・ＰＳＧ 。 ６・・・ドープ層。 一ゝ−１ 第１図 第２図
島状ＳＯＩ構造の断面図である。 １・・・基板、 ２・・・ＰＳＧ膜、 ３・・・ＳｉＮｘ核形成面、 ４・・・Ｓｉ単結晶、 ５・・・ＰＳＧ 。 ６・・・ドープ層。 一ゝ−１ 第１図 第２図
Claims (1)
- 【特許請求の範囲】 １）基板上に不純物を含み核形成密度（ＮＤ）の小さい
非晶質絶縁層を堆積させる工程と、 該絶縁層上に、単一核のみより結晶成長するに充分小さ
い面積を有し、前記絶縁層の核形成密度（ＮＤ＿Ｓ）よ
り大きい核形成密度（ＮＤ＿Ｌ）を有する核形成面（Ｓ
＿Ｎ＿Ｄ＿Ｌ）を形成する工程と、前記絶縁層と前記核
形成面（Ｓ＿Ｎ＿Ｄ＿Ｌ）との核形成密度差（△ＮＤ）
を利用して前記単一核より前記核形成面を越え前記絶縁
層を覆うように単結晶を成長させる工程と、 前記結晶を覆って不純物を含む絶縁物を堆積する工程と
、 前記基板を熱処理する工程と、 前記基板表面を前記結晶の表面が露出するように平坦化
する工程と からなることを特徴とする半導体素子用基板の製造方法
。 ２）前記結晶が複数であり、前記絶縁物が該結晶を覆い
、かつ結晶間を埋めることを特徴とする特許請求の範囲
第１項記載の半導体素子用基板の製造方法。 ３）前記結晶と前記絶縁物とを同一速度で削って平坦化
することを特徴とする特許請求の範囲第２項記載の半導
体素子用基板の製造方法。 ４）前記結晶がケイ素単結晶であり、前記非晶質絶縁層
および前記絶縁物がリンシリケートガラスであることを
特徴とする特許請求の範囲第１項ないし第３項のいずれ
かの項に記載の半導体素子用基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7351487A JPS63239920A (ja) | 1987-03-27 | 1987-03-27 | 半導体素子用基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7351487A JPS63239920A (ja) | 1987-03-27 | 1987-03-27 | 半導体素子用基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63239920A true JPS63239920A (ja) | 1988-10-05 |
Family
ID=13520430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7351487A Pending JPS63239920A (ja) | 1987-03-27 | 1987-03-27 | 半導体素子用基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63239920A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5250819A (en) * | 1991-04-15 | 1993-10-05 | Canon Kabushiki Kaisha | Light emitting device having stepped non-nucleation layer |
| FR2772984A1 (fr) * | 1997-12-19 | 1999-06-25 | Commissariat Energie Atomique | Procede de formation d'un reseau regulier d'ilots semi-conducteurs sur un substrat isolant |
-
1987
- 1987-03-27 JP JP7351487A patent/JPS63239920A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5250819A (en) * | 1991-04-15 | 1993-10-05 | Canon Kabushiki Kaisha | Light emitting device having stepped non-nucleation layer |
| FR2772984A1 (fr) * | 1997-12-19 | 1999-06-25 | Commissariat Energie Atomique | Procede de formation d'un reseau regulier d'ilots semi-conducteurs sur un substrat isolant |
| WO1999033099A1 (fr) * | 1997-12-19 | 1999-07-01 | Commissariat A L'energie Atomique | Procede de formation d'un reseau regulier d'ilots semi-conducteurs sur un substrat isolant |
| US6365491B1 (en) | 1997-12-19 | 2002-04-02 | Commissariat A L'energie Atomique | Method for forming a uniform network of semiconductor islands on an insulating substrate |
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