JPS63239920A - 半導体素子用基板の製造方法 - Google Patents
半導体素子用基板の製造方法Info
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- JPS63239920A JPS63239920A JP7351487A JP7351487A JPS63239920A JP S63239920 A JPS63239920 A JP S63239920A JP 7351487 A JP7351487 A JP 7351487A JP 7351487 A JP7351487 A JP 7351487A JP S63239920 A JPS63239920 A JP S63239920A
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Landscapes
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は半導体素子用基板の製造方法に関するものであ
る。
る。
[従来の技術]
寄生容量の低減、耐放射線性に優れているCMOSラッ
チアップフリー等の優れた効果から、501(Sili
con−on−Insulator)構造の半導体素子
が数多く研究されている。これらのSOI構造は、サフ
ァイヤ単結晶上のSiのエピタキシー技術、5in2な
どの絶縁膜上の多結晶あるいはアモルファスシリコンの
アニール等により実現されている。しかし、これらの方
法には、基板が単結晶に限定される、またはレーザ等の
特殊な技術が必要である等の問題があった。
チアップフリー等の優れた効果から、501(Sili
con−on−Insulator)構造の半導体素子
が数多く研究されている。これらのSOI構造は、サフ
ァイヤ単結晶上のSiのエピタキシー技術、5in2な
どの絶縁膜上の多結晶あるいはアモルファスシリコンの
アニール等により実現されている。しかし、これらの方
法には、基板が単結晶に限定される、またはレーザ等の
特殊な技術が必要である等の問題があった。
また、すべてのSOI素子構造は薄膜素子構造であるか
ら、底面と表面の両方が素子の電気的特性に寄与する。
ら、底面と表面の両方が素子の電気的特性に寄与する。
また第2図に示すような島状のSOI構造素子を作った
場合には、さらに島の側面が電気特性に影響する。
場合には、さらに島の側面が電気特性に影響する。
例えば基板21上に島状のSi単結晶24を形成した5
01素子では、島の側面25は<111>方位を持ち、
側面のしきい電圧は通常上表面よりも低いのでリークを
生じ易い。背面26でも高濃度界面電荷とドレーン誘起
障壁低下との複合効果によってリークを生ずる。通常、
これらの領域にはホウ素打ち込みドーピングによって界
面濃度を上げ、実効しきい電圧を上げることでリークを
減らしている。
01素子では、島の側面25は<111>方位を持ち、
側面のしきい電圧は通常上表面よりも低いのでリークを
生じ易い。背面26でも高濃度界面電荷とドレーン誘起
障壁低下との複合効果によってリークを生ずる。通常、
これらの領域にはホウ素打ち込みドーピングによって界
面濃度を上げ、実効しきい電圧を上げることでリークを
減らしている。
しかし、これらはイオン打ち込みという工程が加わるこ
と、高濃度のドーピングには、かえってイオン衝撃によ
る欠陥が誘起されることなど欠点も多かった。
と、高濃度のドーピングには、かえってイオン衝撃によ
る欠陥が誘起されることなど欠点も多かった。
[発明が解決しようとする問題点]
本発明は501構造における従来の欠点、すなわち基板
が単結晶に限定され、またはアモルファスシリコンをレ
ーザーアニールするという特殊な工程が必要であること
、また特に島状のSOI構造を作った場合に、側面およ
び底面からのリーク防止が困難なこと等を解決し、簡単
な工程で任意の基板上にsor構造の半導体素子用基板
を形成し、しかも島状の半導体の側面および底面からの
リークを防止しうる半導体素子用基板の製造方法を提供
することを目的とする。
が単結晶に限定され、またはアモルファスシリコンをレ
ーザーアニールするという特殊な工程が必要であること
、また特に島状のSOI構造を作った場合に、側面およ
び底面からのリーク防止が困難なこと等を解決し、簡単
な工程で任意の基板上にsor構造の半導体素子用基板
を形成し、しかも島状の半導体の側面および底面からの
リークを防止しうる半導体素子用基板の製造方法を提供
することを目的とする。
[問題点を解決するための手段]
このような目的を達成するために、本発明は、基板上に
不純物を含み核形成密度(ND)の小さい非晶質絶縁層
を堆積させる工程と、絶縁層上に、単一核のみより結晶
成長するに充分小さい面積を有し、絶縁層の核形成密度
(NDs)より大きい核形成密度(NDL)を有する核
形成面(SNDL)を形成する工程と、絶縁層と核形成
面(SNDL)との核形成密度差(△ND)を利用して
単一核より核形成面を越え絶縁層を覆うように単結晶を
成長させる工程と、結晶を覆って不純物を含む絶縁物を
堆積する工程と、基板を熱処理する工程と、基板表面を
結晶の表面が露出するように平坦化する工程とからなる
ことを特徴とする。
不純物を含み核形成密度(ND)の小さい非晶質絶縁層
を堆積させる工程と、絶縁層上に、単一核のみより結晶
成長するに充分小さい面積を有し、絶縁層の核形成密度
(NDs)より大きい核形成密度(NDL)を有する核
形成面(SNDL)を形成する工程と、絶縁層と核形成
面(SNDL)との核形成密度差(△ND)を利用して
単一核より核形成面を越え絶縁層を覆うように単結晶を
成長させる工程と、結晶を覆って不純物を含む絶縁物を
堆積する工程と、基板を熱処理する工程と、基板表面を
結晶の表面が露出するように平坦化する工程とからなる
ことを特徴とする。
[作 用]
本発明は成長させるべき結晶の核形成密度(ND)が結
晶を成長させる面の材質によって異なることを利用する
ものである。例えばSi結晶を堆積する場合、5i02
は小さな核形成密度(NDs)を、SiNは大きな核形
成密度(NDL)を有する。そして5i02面とSiN
面とを有する基体に結晶形成処理を施してこの核形成密
度の差(△ND)によって、Si結晶はSiN上にのみ
堆積成長し、SiO□上には堆積しない。このように大
きな核形成密度(NDL)をもち結晶が堆積成長する面
を核形成面(SNDL)、小さな核形成密度(ND!+
)をもち結晶が成長しない面を非核形成面(Ssos)
を称する。この時核形成面(SNDL)の面積を単一の
核しか発生し得ない程度に十分小さくしておくと、核形
成面(SNDL)上には単結晶が成長し、この単結晶は
核形成面(SNDL)を越えて、非核形成面(Ssos
)上へも成長する。この方法によれば、核形成面の位置
を制御することだけで、形成される単結晶の位置と粒径
を自由に制御できる。
晶を成長させる面の材質によって異なることを利用する
ものである。例えばSi結晶を堆積する場合、5i02
は小さな核形成密度(NDs)を、SiNは大きな核形
成密度(NDL)を有する。そして5i02面とSiN
面とを有する基体に結晶形成処理を施してこの核形成密
度の差(△ND)によって、Si結晶はSiN上にのみ
堆積成長し、SiO□上には堆積しない。このように大
きな核形成密度(NDL)をもち結晶が堆積成長する面
を核形成面(SNDL)、小さな核形成密度(ND!+
)をもち結晶が成長しない面を非核形成面(Ssos)
を称する。この時核形成面(SNDL)の面積を単一の
核しか発生し得ない程度に十分小さくしておくと、核形
成面(SNDL)上には単結晶が成長し、この単結晶は
核形成面(SNDL)を越えて、非核形成面(Ssos
)上へも成長する。この方法によれば、核形成面の位置
を制御することだけで、形成される単結晶の位置と粒径
を自由に制御できる。
本発明は不純物を含んだ非晶質絶縁基板上に、上述した
方法によって、所望の粒径を有する島状の半導体結晶を
任意の位置に成長させ、さらに半導体結晶間を、不純物
を含んだ非晶質絶縁物で埋め、熱処理して、半導体結晶
の側面と底面に不純物をドープした後、表面を平坦化す
るので、簡単な工程でリークが防止され、かつ配線の段
切れの心配のないsor構造の半導体素子用基板を得る
ことができる。
方法によって、所望の粒径を有する島状の半導体結晶を
任意の位置に成長させ、さらに半導体結晶間を、不純物
を含んだ非晶質絶縁物で埋め、熱処理して、半導体結晶
の側面と底面に不純物をドープした後、表面を平坦化す
るので、簡単な工程でリークが防止され、かつ配線の段
切れの心配のないsor構造の半導体素子用基板を得る
ことができる。
[実施例コ
以下に図面を参照して本発明の詳細な説明する。
まず第1図(A) に示すように、高融点ガラス。
石英ガラス、アルミナ、セラミックス等の任意の基板1
上に、PSG (リンシリケートガラス)膜2を通常
のCVD法により堆積する。5ift2CJ22とNH
3との混合ガスを用い、CVD法によってPSG [2
上にSiN、膜を形成する。そしてフォトリソグラフィ
技術によって、SiN、膜3を数μm以下の大きさにバ
ターニングする。PSGlli2はStの核形成密度(
ND)が小さく、非核形成面(Ssos)となり、一方
SiNはSiの核形成密度が大きく、核形成面(SND
L)3となる。
上に、PSG (リンシリケートガラス)膜2を通常
のCVD法により堆積する。5ift2CJ22とNH
3との混合ガスを用い、CVD法によってPSG [2
上にSiN、膜を形成する。そしてフォトリソグラフィ
技術によって、SiN、膜3を数μm以下の大きさにバ
ターニングする。PSGlli2はStの核形成密度(
ND)が小さく、非核形成面(Ssos)となり、一方
SiNはSiの核形成密度が大きく、核形成面(SND
L)3となる。
ついで5iH2CJ12ガスを用い、熱CVD法によっ
てSi単結晶をSiNx核形成面(SNOL)上に該核
形成面(SNDL)と一体一に対応して形成する。Si
N、核形成面(SNDL) 3の大きさが数μm以下な
ので、この上にはStの単一核しか形成されず、SiN
、膜3上にSi単結晶4が形成され、やがてSiN3を
越えてPSG 膜2上にまで成長する。
てSi単結晶をSiNx核形成面(SNOL)上に該核
形成面(SNDL)と一体一に対応して形成する。Si
N、核形成面(SNDL) 3の大きさが数μm以下な
ので、この上にはStの単一核しか形成されず、SiN
、膜3上にSi単結晶4が形成され、やがてSiN3を
越えてPSG 膜2上にまで成長する。
次に、再びCVD法によってPSG膜5をSi単結晶4
の高さとほぼ同じ厚さで堆積する。PSGの堆積には原
料ガスとしてシラン(SiH4)、フォスフイン(PH
3)および酸素を用いる。PSG中のリン濃度は数%〜
12%程度とする。こうして第1図(八)に示す構造が
得られる。
の高さとほぼ同じ厚さで堆積する。PSGの堆積には原
料ガスとしてシラン(SiH4)、フォスフイン(PH
3)および酸素を用いる。PSG中のリン濃度は数%〜
12%程度とする。こうして第1図(八)に示す構造が
得られる。
次に、PSGを高温(900〜1200℃)下に置き、
リフローを行い、第1図(B)に示すように、PSG
5の表面を平坦にする。この際、PSGから不純物とし
てリンが5ill結晶の極表面6に拡散され、結晶の表
面は、内部に比べ不純物濃度の高い領域6(1x 10
I510l5以上)−が形成される。
リフローを行い、第1図(B)に示すように、PSG
5の表面を平坦にする。この際、PSGから不純物とし
てリンが5ill結晶の極表面6に拡散され、結晶の表
面は、内部に比べ不純物濃度の高い領域6(1x 10
I510l5以上)−が形成される。
次に、RIE (リアクティブイオンエツチング)に
よりPSG 5とSii結晶4のエツチング速度比がほ
ぼ1になる条件でエツチングを行って、第1図(C)に
示すような半導体素子用基板が得られる。
よりPSG 5とSii結晶4のエツチング速度比がほ
ぼ1になる条件でエツチングを行って、第1図(C)に
示すような半導体素子用基板が得られる。
エツチングガスとしてはCF4.CHF3.CH2F2
.CHF3゜CJs、SFa、C)lcf 2F、C2
CA Fs等あるいは02.Ar1e等との混合ガスを
用い、圧力0.1〜I Torrでエツチングを行う。
.CHF3゜CJs、SFa、C)lcf 2F、C2
CA Fs等あるいは02.Ar1e等との混合ガスを
用い、圧力0.1〜I Torrでエツチングを行う。
あるいはポリッシング等の機械研摩によっても第3図の
ような平滑面が得られる。
ような平滑面が得られる。
このようにして、相互に完全に絶縁され、表面が平坦で
、しかも側面および底面からのリークのないSj$結晶
を複数個有するSOI構造の半導体素子用基板が得られ
る。
、しかも側面および底面からのリークのないSj$結晶
を複数個有するSOI構造の半導体素子用基板が得られ
る。
なお、本実施例ではSi単結晶を例として示したが、単
結晶はSiに限られず、核形成面(SNDL)を選ぶこ
とにより、Ge、化合物半導体単結晶を成長させること
ができる。また、不純物はリンに限られず、ボロン、ヒ
素等を任意に選ぶことができる。
結晶はSiに限られず、核形成面(SNDL)を選ぶこ
とにより、Ge、化合物半導体単結晶を成長させること
ができる。また、不純物はリンに限られず、ボロン、ヒ
素等を任意に選ぶことができる。
[発明の効果]
本発明によれば、核形成密度の際を利用して島状の半導
体結晶を成長させ、さらに半導体結晶間を、不純物を含
んだ非晶質絶縁物で埋め、熱処理して、半導体結晶の側
面と底面に不純物をドープした後、表面を平坦化するの
で、所望の粒径を有する半導体結晶を任意の位置に形成
できる上に、簡単な工程でリークが防止され、かつ配線
の段切れの心配のないSOI構造の半導体素子用基板を
得ることができる。
体結晶を成長させ、さらに半導体結晶間を、不純物を含
んだ非晶質絶縁物で埋め、熱処理して、半導体結晶の側
面と底面に不純物をドープした後、表面を平坦化するの
で、所望の粒径を有する半導体結晶を任意の位置に形成
できる上に、簡単な工程でリークが防止され、かつ配線
の段切れの心配のないSOI構造の半導体素子用基板を
得ることができる。
第1図は本発明の実施例を示す工程図、第2図は従来の
島状SOI構造の断面図である。 1・・・基板、 2・・・PSG膜、 3・・・SiNx核形成面、 4・・・Si単結晶、 5・・・PSG 。 6・・・ドープ層。 一ゝ−1 第1図 第2図
島状SOI構造の断面図である。 1・・・基板、 2・・・PSG膜、 3・・・SiNx核形成面、 4・・・Si単結晶、 5・・・PSG 。 6・・・ドープ層。 一ゝ−1 第1図 第2図
Claims (1)
- 【特許請求の範囲】 1)基板上に不純物を含み核形成密度(ND)の小さい
非晶質絶縁層を堆積させる工程と、 該絶縁層上に、単一核のみより結晶成長するに充分小さ
い面積を有し、前記絶縁層の核形成密度(ND_S)よ
り大きい核形成密度(ND_L)を有する核形成面(S
_N_D_L)を形成する工程と、前記絶縁層と前記核
形成面(S_N_D_L)との核形成密度差(△ND)
を利用して前記単一核より前記核形成面を越え前記絶縁
層を覆うように単結晶を成長させる工程と、 前記結晶を覆って不純物を含む絶縁物を堆積する工程と
、 前記基板を熱処理する工程と、 前記基板表面を前記結晶の表面が露出するように平坦化
する工程と からなることを特徴とする半導体素子用基板の製造方法
。 2)前記結晶が複数であり、前記絶縁物が該結晶を覆い
、かつ結晶間を埋めることを特徴とする特許請求の範囲
第1項記載の半導体素子用基板の製造方法。 3)前記結晶と前記絶縁物とを同一速度で削って平坦化
することを特徴とする特許請求の範囲第2項記載の半導
体素子用基板の製造方法。 4)前記結晶がケイ素単結晶であり、前記非晶質絶縁層
および前記絶縁物がリンシリケートガラスであることを
特徴とする特許請求の範囲第1項ないし第3項のいずれ
かの項に記載の半導体素子用基板の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7351487A JPS63239920A (ja) | 1987-03-27 | 1987-03-27 | 半導体素子用基板の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7351487A JPS63239920A (ja) | 1987-03-27 | 1987-03-27 | 半導体素子用基板の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63239920A true JPS63239920A (ja) | 1988-10-05 |
Family
ID=13520430
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7351487A Pending JPS63239920A (ja) | 1987-03-27 | 1987-03-27 | 半導体素子用基板の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63239920A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5250819A (en) * | 1991-04-15 | 1993-10-05 | Canon Kabushiki Kaisha | Light emitting device having stepped non-nucleation layer |
FR2772984A1 (fr) * | 1997-12-19 | 1999-06-25 | Commissariat Energie Atomique | Procede de formation d'un reseau regulier d'ilots semi-conducteurs sur un substrat isolant |
-
1987
- 1987-03-27 JP JP7351487A patent/JPS63239920A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
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