JPS6323683B2 - - Google Patents
Info
- Publication number
- JPS6323683B2 JPS6323683B2 JP7108978A JP7108978A JPS6323683B2 JP S6323683 B2 JPS6323683 B2 JP S6323683B2 JP 7108978 A JP7108978 A JP 7108978A JP 7108978 A JP7108978 A JP 7108978A JP S6323683 B2 JPS6323683 B2 JP S6323683B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- operational amplifier
- switch
- pulse width
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000005669 field effect Effects 0.000 claims description 4
- 239000003990 capacitor Substances 0.000 claims description 2
- 239000000284 extract Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 7
- 239000000872 buffer Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明はアナログ回路の時分割型乗算回路など
に使用するパルス幅変調回路に係り、特に積分器
用演算増幅器によるオフセツトやドリフトを除去
するパルス幅変調回路に関する。
に使用するパルス幅変調回路に係り、特に積分器
用演算増幅器によるオフセツトやドリフトを除去
するパルス幅変調回路に関する。
第１図は従来の基本的なパルス幅変調回路を示
す図である。同図において１は積分器を構成する
演算増幅器であり、２は積分出力を受けこの積分
出力が一定電圧に達するごとに論理信号を反転出
力するヒステリシスコンパレータ回路である。
S1，S2はアナログスイツチである。
す図である。同図において１は積分器を構成する
演算増幅器であり、２は積分出力を受けこの積分
出力が一定電圧に達するごとに論理信号を反転出
力するヒステリシスコンパレータ回路である。
S1，S2はアナログスイツチである。
以下、第１図に示すパルス幅変調回路の動作を
説明する。まず、交流入力信号ev＝0Vとし、か
つコンパレータ回路２の出力部より“１”の論理
信号がでてスイツチS1，S2が接点SaおよびSd側に
閉じていると仮定する。スイツチS2が接点Sd側に
閉じているため、コンパレータ回路２の負入力部
には２個の抵抗R2，R2の分圧によつて−er／２
＝ecの電圧が印加されている。一方、スイツチS1
にあつては接点Sa側に閉じていることから積分器
用演算増幅器１には＋erが導入されて負方向へ積
分を行なう。そして、積分器用演算増幅器１の出
力eQが−er／２に達してeQecになるとコンパレ
ータ回路２は自己のヒステリシス特性により負に
反転する。この結果スイツチS1，S2は接点Sbおよ
びSc側に閉じることになる。このためコンパレー
タ回路２の負入力部は＋er／２＝ecの電圧とな
り、演算増幅器１は−er／２から正方向へ積分を
行なう。そして、積分出力eQが＋er／２に達しeQ
ecになるとコンパレータ回路２は正転する。こ
のようにして、第１図の回路２は自励発振をくり
かえすことになる。第２図はこの様子を示す。従
つて積分器用演算増幅器１に加算積分的に交流入
力信号evが加わると、パルス幅変調が可能とな
る。
説明する。まず、交流入力信号ev＝0Vとし、か
つコンパレータ回路２の出力部より“１”の論理
信号がでてスイツチS1，S2が接点SaおよびSd側に
閉じていると仮定する。スイツチS2が接点Sd側に
閉じているため、コンパレータ回路２の負入力部
には２個の抵抗R2，R2の分圧によつて−er／２
＝ecの電圧が印加されている。一方、スイツチS1
にあつては接点Sa側に閉じていることから積分器
用演算増幅器１には＋erが導入されて負方向へ積
分を行なう。そして、積分器用演算増幅器１の出
力eQが−er／２に達してeQecになるとコンパレ
ータ回路２は自己のヒステリシス特性により負に
反転する。この結果スイツチS1，S2は接点Sbおよ
びSc側に閉じることになる。このためコンパレー
タ回路２の負入力部は＋er／２＝ecの電圧とな
り、演算増幅器１は−er／２から正方向へ積分を
行なう。そして、積分出力eQが＋er／２に達しeQ
ecになるとコンパレータ回路２は正転する。こ
のようにして、第１図の回路２は自励発振をくり
かえすことになる。第２図はこの様子を示す。従
つて積分器用演算増幅器１に加算積分的に交流入
力信号evが加わると、パルス幅変調が可能とな
る。
ところが、現実的には演算増幅器１にオフセツ
ト電圧eps1が存在しており、このオフセツト電圧
eps1はパルス幅変調に誤差を与えることになる。
而して、演算増幅器１におけるオフセツト電圧
eps1を加味したパルス幅変調特性は次の通りであ
る。
ト電圧eps1が存在しており、このオフセツト電圧
eps1はパルス幅変調に誤差を与えることになる。
而して、演算増幅器１におけるオフセツト電圧
eps1を加味したパルス幅変調特性は次の通りであ
る。
先ず、ta区間内の積分出力eQ・taは、
eQ・ta＝−｛１／R1C1∫ta（ev＋eps1）dt
＋１／R1C1∫ta（er＋eps1）dt｝
＝−｛ta／R1C1（ev＋eps1）＋ta／R1C1（er
＋eps1）｝＝er
∴ ta＝erR1C1／er＋ev−2eps1
となる。また、区間tbでの積分出力eQ・tbは、
eQ・tb＝−｛１／R1C1∫ta（ev＋eps1）dt
＋１／R1C1∫ta（−er＋eps1）dt｝
＝−｛tb／R1C1（ev＋eps1）＋tb／R1C1（−er
＋eps1）｝＝−er
∴ tb＝er・R1C1／er−ev＋2eps1
となる。これにより、周期Ｔは、
Ｔ＝ta＋tb＝er・R1C1／er＋ev−2eps1
＋er・R1C1／er−ev＋2eps1
となる。従つて、パルス幅変調回路の出力である
デユーテイ・サイクルＤは、 Ｄ＝ta／Ｔ＝er−ev＋2eps1／2er …(1) となり、さらに、 ＝tb／Ｔ＝er＋ev−2eps1／2er …(2) となる。この(1)式、(2)式より明らかなように、も
し、演算増幅器１にオフセツト電圧eps1がなけれ
ば、交流入力信号evに正確に比例したパルス幅デ
ユーテイ・サイクル出力が得られることが判る。
デユーテイ・サイクルＤは、 Ｄ＝ta／Ｔ＝er−ev＋2eps1／2er …(1) となり、さらに、 ＝tb／Ｔ＝er＋ev−2eps1／2er …(2) となる。この(1)式、(2)式より明らかなように、も
し、演算増幅器１にオフセツト電圧eps1がなけれ
ば、交流入力信号evに正確に比例したパルス幅デ
ユーテイ・サイクル出力が得られることが判る。
従つて、第１図のパルス幅変調回路を用いて第
３図のような時分割型乗算回路を構成できる。
３図のような時分割型乗算回路を構成できる。
しかし、実際は(1)式および(2)式で明らかなよう
に積分器用演算増幅器１にオフセツト電圧eps1が
ある。このため、第３図の時分割型乗算回路にお
いてパルス幅変調回路のパルス幅デユーテイサイ
クルＤ，でスイツチS3，S4をオン・オフ制御し
て信号ei，−eiを導入すると、出力epは(1)式および
(2)式より、 ep＝ei・＋（−ei）・Ｄ＝ei・er＋ev−2eps1／2er＋
（−ei・er−ev＋2eps1／2er） ＝ei・er＋ei・ev−2ei・eps1−ei・er＋ei・ev−2ei
・eps1／2er ＝2ei・ev−4ei・eps1／2er＝ei・ev−2ei・eps1／2e
r…(3) となる。従つて、(3)式から明らかなように積分器
用演算増幅器１にオフセツト電圧eps1があると、
そのオフセツト電圧分−2ei・eps1／erだけそのまま 誤差となるため、例えば外部にオフセツト電圧を
ゼロにするような可変抵抗が必要となる。また、
一担可変抵抗等で調整を行なつたとしても積分器
用演算増幅器１自体に温度ドリフトや経時変化が
あるため、必要に応じて再調整をしたり、充分ス
クリーニングを施した高価な積分器用演算増幅器
を使用する必要がある。
に積分器用演算増幅器１にオフセツト電圧eps1が
ある。このため、第３図の時分割型乗算回路にお
いてパルス幅変調回路のパルス幅デユーテイサイ
クルＤ，でスイツチS3，S4をオン・オフ制御し
て信号ei，−eiを導入すると、出力epは(1)式および
(2)式より、 ep＝ei・＋（−ei）・Ｄ＝ei・er＋ev−2eps1／2er＋
（−ei・er−ev＋2eps1／2er） ＝ei・er＋ei・ev−2ei・eps1−ei・er＋ei・ev−2ei
・eps1／2er ＝2ei・ev−4ei・eps1／2er＝ei・ev−2ei・eps1／2e
r…(3) となる。従つて、(3)式から明らかなように積分器
用演算増幅器１にオフセツト電圧eps1があると、
そのオフセツト電圧分−2ei・eps1／erだけそのまま 誤差となるため、例えば外部にオフセツト電圧を
ゼロにするような可変抵抗が必要となる。また、
一担可変抵抗等で調整を行なつたとしても積分器
用演算増幅器１自体に温度ドリフトや経時変化が
あるため、必要に応じて再調整をしたり、充分ス
クリーニングを施した高価な積分器用演算増幅器
を使用する必要がある。
本発明は上記実情にかんがみてなされたもの
で、積分器用演算増幅器のオフセツト電圧を第１
図の回路に簡単な付加回路を設けることで、事実
上オフセツト電圧eps1をゼロとみなせるように自
動補正し、長時間にわたつて高精度、高安定を維
持する交流信号のパルス幅変調回路を提供するも
のである。
で、積分器用演算増幅器のオフセツト電圧を第１
図の回路に簡単な付加回路を設けることで、事実
上オフセツト電圧eps1をゼロとみなせるように自
動補正し、長時間にわたつて高精度、高安定を維
持する交流信号のパルス幅変調回路を提供するも
のである。
以下、本発明の一実施例について図面を参照し
て説明する。なお、第４図において第１図と同一
部分は大一符号を付して一部その説明を省略す
る。特に第１図と異なる点はコンパレータ回路２
にヒステリシス的に基準電圧を発生するスイツチ
S2の可動接片より積分器用演算増幅器１の正入力
部に抵抗R3とコンデンサC2よりなるローパスフ
イルタ３を接続し、スイツチS2の可動接片に現わ
れる電圧を演算増幅器１の正入力部に帰還する
ようにしたことである。
て説明する。なお、第４図において第１図と同一
部分は大一符号を付して一部その説明を省略す
る。特に第１図と異なる点はコンパレータ回路２
にヒステリシス的に基準電圧を発生するスイツチ
S2の可動接片より積分器用演算増幅器１の正入力
部に抵抗R3とコンデンサC2よりなるローパスフ
イルタ３を接続し、スイツチS2の可動接片に現わ
れる電圧を演算増幅器１の正入力部に帰還する
ようにしたことである。
而して、以上のような構成にすれば、スイツチ
S2の可動接片に現われる出力電圧がローパスフ
イルタ３で平滑され、その平滑後の電圧をeとす
ると、 e＝a・（−r）＋b・r …(4) となる。ここで、−erとerはパルス幅変調回路の
基準電圧であり、かつ極性が相反する方向になつ
ている。さらに、入力信号evが交流であることか
ら（直流オフセツトを含んでいない）、その無限
積分値はゼロであることが判る（第５図参照）。
このため、入力信号evの周波数をｆとしたとき、
ローパスフイルタ３の時定数R3C2をｆ分の１よ
りも充分大きくとると、積分器用演算増幅器１の
オフセツト電圧eps1がゼロの場合には、 Σta＝Σtb となり、e＝0.00ｍＶとなる。
S2の可動接片に現われる出力電圧がローパスフ
イルタ３で平滑され、その平滑後の電圧をeとす
ると、 e＝a・（−r）＋b・r …(4) となる。ここで、−erとerはパルス幅変調回路の
基準電圧であり、かつ極性が相反する方向になつ
ている。さらに、入力信号evが交流であることか
ら（直流オフセツトを含んでいない）、その無限
積分値はゼロであることが判る（第５図参照）。
このため、入力信号evの周波数をｆとしたとき、
ローパスフイルタ３の時定数R3C2をｆ分の１よ
りも充分大きくとると、積分器用演算増幅器１の
オフセツト電圧eps1がゼロの場合には、 Σta＝Σtb となり、e＝0.00ｍＶとなる。
また、eps1が正のオフセツト電圧を持つておれ
ば、(1)式、(2)式よりΣta＜Σtaとなり、eはオフセ
ツト電圧の大きさに比例した正の電圧を発生する
ことになる。さらに、eps1が負のオフセツト電圧
を持つておれば(1)式、(2)式よりΣta＞Σtbとなり、
eはオフセツト電圧の大きさに比例した負の電圧
を発生することになる。従つて、基準電圧erの振
幅レベルを適当に選択すれば、eps1＝eとするこ
とが可能になる。ここで、(1)式および(2)式では、
第１図に示すようにeps1を積分器用演算増幅器１
の負入力部でモデル化しているため、eps1とほぼ
等しい電圧eを積分器用演算増幅器１の正入力部
に帰還すると、事実上積分器用演算増幅器１のオ
フセツト電圧を相殺することができる。
ば、(1)式、(2)式よりΣta＜Σtaとなり、eはオフセ
ツト電圧の大きさに比例した正の電圧を発生する
ことになる。さらに、eps1が負のオフセツト電圧
を持つておれば(1)式、(2)式よりΣta＞Σtbとなり、
eはオフセツト電圧の大きさに比例した負の電圧
を発生することになる。従つて、基準電圧erの振
幅レベルを適当に選択すれば、eps1＝eとするこ
とが可能になる。ここで、(1)式および(2)式では、
第１図に示すようにeps1を積分器用演算増幅器１
の負入力部でモデル化しているため、eps1とほぼ
等しい電圧eを積分器用演算増幅器１の正入力部
に帰還すると、事実上積分器用演算増幅器１のオ
フセツト電圧を相殺することができる。
なお、本発明は上記実施例に限らずその要旨を
逸脱しない範囲で種々の変形実施例が可能である
ことは勿論である。例えば第６図に示すようにコ
ンパレータ回路２の出力部よりインバーテイン
グ・バツフアによるスイツチS′1，S′2を設けこれ
を第４図に示すスイツチS1，S2の機能を持たせる
ようにすることができる。なお、このインバーテ
イング・バツフアS′1，S′2は第７図のようにＰチ
ヤンネル電界効果トランジスタ４PとＮチヤンネ
ル電界効果トランジスタ４NよりなるＣ−MOSを
用い、これらＰ、Ｎチヤンネル電界効果トランジ
スタ４P，４Nのスイツチオン抵抗（rds）を等し
くすることでで正確にコンパレータ回路２や積分
器用演算増幅器１の帰還用電圧ec，eを得ること
ができる。
逸脱しない範囲で種々の変形実施例が可能である
ことは勿論である。例えば第６図に示すようにコ
ンパレータ回路２の出力部よりインバーテイン
グ・バツフアによるスイツチS′1，S′2を設けこれ
を第４図に示すスイツチS1，S2の機能を持たせる
ようにすることができる。なお、このインバーテ
イング・バツフアS′1，S′2は第７図のようにＰチ
ヤンネル電界効果トランジスタ４PとＮチヤンネ
ル電界効果トランジスタ４NよりなるＣ−MOSを
用い、これらＰ、Ｎチヤンネル電界効果トランジ
スタ４P，４Nのスイツチオン抵抗（rds）を等し
くすることでで正確にコンパレータ回路２や積分
器用演算増幅器１の帰還用電圧ec，eを得ること
ができる。
また、第８図は同じく本発明の他の実施例であ
つて、これは構成的に第６図と殆んど同じである
が、特にコンパレータ回路２への帰還電圧を除去
し、積分器用演算増幅器１の正入力部への帰還を
行なつたものである。
つて、これは構成的に第６図と殆んど同じである
が、特にコンパレータ回路２への帰還電圧を除去
し、積分器用演算増幅器１の正入力部への帰還を
行なつたものである。
以上詳記したように本発明によれば、コンパレ
ータ回路の基準電圧回路系から積分器用演算増幅
器の正入力部に簡単なローパス・フイルタの帰還
回路を設けるだけで、積分器を構成する演算増幅
器のオフセツト電圧を補正することができ、また
演算増幅器自体汎用の安価なものでよいので低価
格で実現できるとともに、外部におけるオフセツ
ト調整等も不要となつて信頼性を高めることがで
きる。さらに、ローパス・フイルタの時定数によ
る帰還なので、経時変化や温度変動に対しても時
定数の遅れ後にはオフセツトが自動調整されてお
り、長時間にわたつて高い安定性を得ることがで
きる。
ータ回路の基準電圧回路系から積分器用演算増幅
器の正入力部に簡単なローパス・フイルタの帰還
回路を設けるだけで、積分器を構成する演算増幅
器のオフセツト電圧を補正することができ、また
演算増幅器自体汎用の安価なものでよいので低価
格で実現できるとともに、外部におけるオフセツ
ト調整等も不要となつて信頼性を高めることがで
きる。さらに、ローパス・フイルタの時定数によ
る帰還なので、経時変化や温度変動に対しても時
定数の遅れ後にはオフセツトが自動調整されてお
り、長時間にわたつて高い安定性を得ることがで
きる。
第１図は従来のパルス幅変調回路の構成図、第
２図は第１図の動作を説明するタイムチヤート
図、第３図は第１図のパルス幅変調回路を電力量
計に適用した一構成例図、第４図は本発明に係る
パルス幅変調回路の一実施例を示す構成図、第５
図は第４図の動作を説明する図、第６図は本発明
の他の実施例を示す構成図、第７図は第６図に示
すインバーテイング・バツフアの一構成例を示す
図、第８図は同じく本発明の他の例を示す構成図
である。 １……積分器用演算増幅器、２……コンパレー
タ回路、S1，S2……スイツチ、３……ローパス・
フイルタ。
２図は第１図の動作を説明するタイムチヤート
図、第３図は第１図のパルス幅変調回路を電力量
計に適用した一構成例図、第４図は本発明に係る
パルス幅変調回路の一実施例を示す構成図、第５
図は第４図の動作を説明する図、第６図は本発明
の他の実施例を示す構成図、第７図は第６図に示
すインバーテイング・バツフアの一構成例を示す
図、第８図は同じく本発明の他の例を示す構成図
である。 １……積分器用演算増幅器、２……コンパレー
タ回路、S1，S2……スイツチ、３……ローパス・
フイルタ。
Claims (1)
- 【特許請求の範囲】 １ 負入力部に供給される交流入力信号と第１の
スイツチを介して得られる基準電圧とを加算積分
する積分器用演算増幅器と、この演算増幅器の積
分出力が所定電圧に達するごとに正電圧又は負電
圧に反転出力するヒステリシスコンパレータ回路
とを有し、このコンパレータ回路の出力信号で前
記第１のスイツチを動作制御するパルス幅変調回
路において、 前記ヒステリシスコンパレータ回路の出力信号
に基づいて前記第１のスイツチと相反する極性の
基準電圧を取り込むように動作する第２のスイツ
チと、前記交流入力信号の周波数をｆとしたと
き、前記第２のスイツチを介して取り込んだ前記
基準電圧を（１／ｆ）＜Ｒ・Ｃ（但し、Ｒは抵抗、
Ｃはコンデンサ）なる時定数で受けて取出し前記
積分器用演算増幅器の正入力部に供給するローパ
スフイルタとを備えてなることを特徴とするパル
ス幅変調回路。 ２ 第２のスイツチは、Ｃ−MOS回路で構成さ
れ、かつ、このＣ−MOS回路のＰチヤンネル電
界効果トランジスタとＮチヤンネル電界効果トラ
ンジスタとの飽和オン抵抗を等しくしたものであ
る特許請求の範囲第１項記載のパルス幅変調回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7108978A JPS54161874A (en) | 1978-06-13 | 1978-06-13 | Pulse duration modulator circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7108978A JPS54161874A (en) | 1978-06-13 | 1978-06-13 | Pulse duration modulator circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54161874A JPS54161874A (en) | 1979-12-21 |
| JPS6323683B2 true JPS6323683B2 (ja) | 1988-05-17 |
Family
ID=13450448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7108978A Granted JPS54161874A (en) | 1978-06-13 | 1978-06-13 | Pulse duration modulator circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54161874A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6212256B2 (ja) * | 2012-12-25 | 2017-10-11 | ダイヤモンド電機株式会社 | Ａｄ変換処理装置 |
-
1978
- 1978-06-13 JP JP7108978A patent/JPS54161874A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54161874A (en) | 1979-12-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI294720B (en) | Triangular wave generating circuit used in a class-d amplifier | |
| EP0025680B1 (en) | Auto-zero amplifier circuit | |
| US20040135567A1 (en) | Switching regulator and slope correcting circuit | |
| EP3361636A1 (en) | Triangular-wave voltage generator and corresponding class-d amplifier circuit | |
| JP3233946B2 (ja) | 近似３次関数発生装置及びこれを使用した温度補償水晶発振回路並びに温度補償方法 | |
| US4396890A (en) | Variable gain amplifier | |
| US9552003B2 (en) | Zero drift, limitless and adjustable reference voltage generation | |
| JPS6323683B2 (ja) | ||
| US5311142A (en) | Amplifier circuit with gain that does not vary with power supply fluctuations | |
| JPS6226606B2 (ja) | ||
| EP0496440A1 (en) | Source-coupled oscillator | |
| EP0377978B1 (en) | A PLL control apparatus | |
| US20240204761A1 (en) | Discrete time analog circuit | |
| JPH07297641A (ja) | クロック発振器 | |
| JPH0543533Y2 (ja) | ||
| JPH0326674Y2 (ja) | ||
| JPH01300616A (ja) | シュミット回路の反転レベル制御回路 | |
| JPS5948429B2 (ja) | 演算回路 | |
| JP2534168Y2 (ja) | Ｄｃ／ｄｃコンバータ装置 | |
| JPS6223164Y2 (ja) | ||
| JPS60675Y2 (ja) | 信号加算回路 | |
| JPS6345918A (ja) | 基準電圧回路 | |
| JPH0460465A (ja) | 電子式電力量計 | |
| JPS5845856B2 (ja) | マルチバイブレ−タ | |
| JPH10294656A (ja) | Ｐｗｍパルス復調器 |