JPS6323683B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はアナログ回路の時分割型乗算回路など
に使用するパルス幅変調回路に係り、特に積分器
用演算増幅器によるオフセツトやドリフトを除去
するパルス幅変調回路に関する。

第１図は従来の基本的なパルス幅変調回路を示
す図である。同図において１は積分器を構成する
演算増幅器であり、２は積分出力を受けこの積分
出力が一定電圧に達するごとに論理信号を反転出
力するヒステリシスコンパレータ回路である。
S₁，S₂はアナログスイツチである。

以下、第１図に示すパルス幅変調回路の動作を
説明する。まず、交流入力信号e_v＝0Vとし、か
つコンパレータ回路２の出力部より“１”の論理
信号がでてスイツチS₁，S₂が接点S_aおよびS_d側に
閉じていると仮定する。スイツチS₂が接点S_d側に
閉じているため、コンパレータ回路２の負入力部
には２個の抵抗R₂，R₂の分圧によつて−e_r／２
＝e_cの電圧が印加されている。一方、スイツチS₁
にあつては接点S_a側に閉じていることから積分器
用演算増幅器１には＋e_rが導入されて負方向へ積
分を行なう。そして、積分器用演算増幅器１の出
力e_Qが−e_r／２に達してe_Qe_cになるとコンパレ
ータ回路２は自己のヒステリシス特性により負に
反転する。この結果スイツチS₁，S₂は接点S_bおよ
びS_c側に閉じることになる。このためコンパレー
タ回路２の負入力部は＋e_r／２＝e_cの電圧とな
り、演算増幅器１は−e_r／２から正方向へ積分を
行なう。そして、積分出力e_Qが＋e_r／２に達しe_Q
e_cになるとコンパレータ回路２は正転する。こ
のようにして、第１図の回路２は自励発振をくり
かえすことになる。第２図はこの様子を示す。従
つて積分器用演算増幅器１に加算積分的に交流入
力信号e_vが加わると、パルス幅変調が可能とな
る。

ところが、現実的には演算増幅器１にオフセツ
ト電圧e_ps1が存在しており、このオフセツト電圧
e_ps1はパルス幅変調に誤差を与えることになる。
而して、演算増幅器１におけるオフセツト電圧
e_ps1を加味したパルス幅変調特性は次の通りであ
る。

先ず、t_a区間内の積分出力e_Q・t_aは、 e_Q・t_a＝−｛１／R₁C₁∫^ta（e_v＋e_ps1）dt ＋１／R₁C₁∫^ta（e_r＋e_ps1）dt｝ ＝−｛t^a／R₁C₁（e_v＋e_ps1）＋t_a／R₁C₁（e_r ＋e_ps1）｝＝e_r ∴ t_a＝e_rR₁C₁／e_r＋e_v−2e_ps1 となる。また、区間t_bでの積分出力e_Q・t_bは、 e_Q・t_b＝−｛１／R₁C₁∫^ta（e_v＋e_ps1）dt ＋１／R₁C₁∫^ta（−e_r＋e_ps1）dt｝ ＝−｛t_b／R₁C₁（e_v＋e_ps1）＋t_b／R₁C₁（−e_r ＋e_ps1）｝＝−e_r ∴ t_b＝e_r・R₁C₁／e_r−e_v＋2e_ps1 となる。これにより、周期Ｔは、 Ｔ＝t_a＋t_b＝e_r・R₁C₁／e_r＋e_v−2e_ps1 ＋e_r・R₁C₁／e_r−e_v＋2e_ps1 となる。従つて、パルス幅変調回路の出力である
デユーテイ・サイクルＤは、 Ｄ＝t_a／Ｔ＝e_r−e_v＋2e_ps1／2e_r …(1) となり、さらに、 ＝t_b／Ｔ＝e_r＋e_v−2e_ps1／2e_r …(2) となる。この(1)式、(2)式より明らかなように、も
し、演算増幅器１にオフセツト電圧e_ps1がなけれ
ば、交流入力信号e_vに正確に比例したパルス幅デ
ユーテイ・サイクル出力が得られることが判る。

従つて、第１図のパルス幅変調回路を用いて第
３図のような時分割型乗算回路を構成できる。

しかし、実際は(1)式および(2)式で明らかなよう
に積分器用演算増幅器１にオフセツト電圧e_ps1が
ある。このため、第３図の時分割型乗算回路にお
いてパルス幅変調回路のパルス幅デユーテイサイ
クルＤ，でスイツチS₃，S₄をオン・オフ制御し
て信号e_i，−e_iを導入すると、出力e_pは(1)式および
(2)式より、 e_p＝e_i・＋（−e_i）・Ｄ＝e_i・e_r＋e_v−2e_ps1／2e_r＋
（−e_i・e_r−e_v＋2e_ps1／2e_r） ＝e_i・e_r＋e_i・e_v−2e_i・e_ps1−e_i・e_r＋e_i・e_v−2e_i
・e_ps1／2e_r ＝2e_i・e_v−4e_i・e_ps1／2e_r＝e_i・e_v−2e_i・e_ps1／2e
_r…(3) となる。従つて、(3)式から明らかなように積分器
用演算増幅器１にオフセツト電圧e_ps1があると、
そのオフセツト電圧分−2e_i・e_ps1／e_rだけそのまま 誤差となるため、例えば外部にオフセツト電圧を
ゼロにするような可変抵抗が必要となる。また、
一担可変抵抗等で調整を行なつたとしても積分器
用演算増幅器１自体に温度ドリフトや経時変化が
あるため、必要に応じて再調整をしたり、充分ス
クリーニングを施した高価な積分器用演算増幅器
を使用する必要がある。

本発明は上記実情にかんがみてなされたもの
で、積分器用演算増幅器のオフセツト電圧を第１
図の回路に簡単な付加回路を設けることで、事実
上オフセツト電圧e_ps1をゼロとみなせるように自
動補正し、長時間にわたつて高精度、高安定を維
持する交流信号のパルス幅変調回路を提供するも
のである。

以下、本発明の一実施例について図面を参照し
て説明する。なお、第４図において第１図と同一
部分は大一符号を付して一部その説明を省略す
る。特に第１図と異なる点はコンパレータ回路２
にヒステリシス的に基準電圧を発生するスイツチ
S₂の可動接片より積分器用演算増幅器１の正入力
部に抵抗R₃とコンデンサC₂よりなるローパスフ
イルタ３を接続し、スイツチS₂の可動接片に現わ
れる電圧を演算増幅器１の正入力部に帰還する
ようにしたことである。

而して、以上のような構成にすれば、スイツチ
S₂の可動接片に現われる出力電圧がローパスフ
イルタ３で平滑され、その平滑後の電圧をeとす
ると、 e＝_a・（−_r）＋_b・_r …(4) となる。ここで、−e_rとe_rはパルス幅変調回路の
基準電圧であり、かつ極性が相反する方向になつ
ている。さらに、入力信号e_vが交流であることか
ら（直流オフセツトを含んでいない）、その無限
積分値はゼロであることが判る（第５図参照）。
このため、入力信号e_vの周波数をｆとしたとき、
ローパスフイルタ３の時定数R₃C₂をｆ分の１よ
りも充分大きくとると、積分器用演算増幅器１の
オフセツト電圧e_ps1がゼロの場合には、 Σt_a＝Σt_b となり、e＝0.00ｍＶとなる。

また、e_ps1が正のオフセツト電圧を持つておれ
ば、(1)式、(2)式よりΣt_a＜Σt_aとなり、eはオフセ
ツト電圧の大きさに比例した正の電圧を発生する
ことになる。さらに、e_ps1が負のオフセツト電圧
を持つておれば(1)式、(2)式よりΣt_a＞Σt_bとなり、
eはオフセツト電圧の大きさに比例した負の電圧
を発生することになる。従つて、基準電圧e_rの振
幅レベルを適当に選択すれば、e_ps1＝eとするこ
とが可能になる。ここで、(1)式および(2)式では、
第１図に示すようにe_ps1を積分器用演算増幅器１
の負入力部でモデル化しているため、e_ps1とほぼ
等しい電圧eを積分器用演算増幅器１の正入力部
に帰還すると、事実上積分器用演算増幅器１のオ
フセツト電圧を相殺することができる。

なお、本発明は上記実施例に限らずその要旨を
逸脱しない範囲で種々の変形実施例が可能である
ことは勿論である。例えば第６図に示すようにコ
ンパレータ回路２の出力部よりインバーテイン
グ・バツフアによるスイツチS′₁，S′₂を設けこれ
を第４図に示すスイツチS₁，S₂の機能を持たせる
ようにすることができる。なお、このインバーテ
イング・バツフアS′₁，S′₂は第７図のようにＰチ
ヤンネル電界効果トランジスタ４_PとＮチヤンネ
ル電界効果トランジスタ４_NよりなるＣ−MOSを
用い、これらＰ、Ｎチヤンネル電界効果トランジ
スタ４_P，４_Nのスイツチオン抵抗（rds）を等し
くすることでで正確にコンパレータ回路２や積分
器用演算増幅器１の帰還用電圧e_c，eを得ること
ができる。

また、第８図は同じく本発明の他の実施例であ
つて、これは構成的に第６図と殆んど同じである
が、特にコンパレータ回路２への帰還電圧を除去
し、積分器用演算増幅器１の正入力部への帰還を
行なつたものである。

以上詳記したように本発明によれば、コンパレ
ータ回路の基準電圧回路系から積分器用演算増幅
器の正入力部に簡単なローパス・フイルタの帰還
回路を設けるだけで、積分器を構成する演算増幅
器のオフセツト電圧を補正することができ、また
演算増幅器自体汎用の安価なものでよいので低価
格で実現できるとともに、外部におけるオフセツ
ト調整等も不要となつて信頼性を高めることがで
きる。さらに、ローパス・フイルタの時定数によ
る帰還なので、経時変化や温度変動に対しても時
定数の遅れ後にはオフセツトが自動調整されてお
り、長時間にわたつて高い安定性を得ることがで
きる。

【図面の簡単な説明】

第１図は従来のパルス幅変調回路の構成図、第
２図は第１図の動作を説明するタイムチヤート
図、第３図は第１図のパルス幅変調回路を電力量
計に適用した一構成例図、第４図は本発明に係る
パルス幅変調回路の一実施例を示す構成図、第５
図は第４図の動作を説明する図、第６図は本発明
の他の実施例を示す構成図、第７図は第６図に示
すインバーテイング・バツフアの一構成例を示す
図、第８図は同じく本発明の他の例を示す構成図
である。 １……積分器用演算増幅器、２……コンパレー
タ回路、S₁，S₂……スイツチ、３……ローパス・
フイルタ。

Claims (1)

1. 【特許請求の範囲】 １ 負入力部に供給される交流入力信号と第１の
   スイツチを介して得られる基準電圧とを加算積分
   する積分器用演算増幅器と、この演算増幅器の積
   分出力が所定電圧に達するごとに正電圧又は負電
   圧に反転出力するヒステリシスコンパレータ回路
   とを有し、このコンパレータ回路の出力信号で前
   記第１のスイツチを動作制御するパルス幅変調回
   路において、 前記ヒステリシスコンパレータ回路の出力信号
   に基づいて前記第１のスイツチと相反する極性の
   基準電圧を取り込むように動作する第２のスイツ
   チと、前記交流入力信号の周波数をｆとしたと
   き、前記第２のスイツチを介して取り込んだ前記
   基準電圧を（１／ｆ）＜Ｒ・Ｃ（但し、Ｒは抵抗、
   Ｃはコンデンサ）なる時定数で受けて取出し前記
   積分器用演算増幅器の正入力部に供給するローパ
   スフイルタとを備えてなることを特徴とするパル
   ス幅変調回路。 ２ 第２のスイツチは、Ｃ−MOS回路で構成さ
   れ、かつ、このＣ−MOS回路のＰチヤンネル電
   界効果トランジスタとＮチヤンネル電界効果トラ
   ンジスタとの飽和オン抵抗を等しくしたものであ
   る特許請求の範囲第１項記載のパルス幅変調回
   路。