JPS6323589B2 - - Google Patents
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- JPS6323589B2 JPS6323589B2 JP53109456A JP10945678A JPS6323589B2 JP S6323589 B2 JPS6323589 B2 JP S6323589B2 JP 53109456 A JP53109456 A JP 53109456A JP 10945678 A JP10945678 A JP 10945678A JP S6323589 B2 JPS6323589 B2 JP S6323589B2
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- JP
- Japan
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- output
- memory
- register
- memory register
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- 230000015654 memory Effects 0.000 claims description 60
- 238000000034 method Methods 0.000 claims description 7
- 230000010365 information processing Effects 0.000 claims 1
- 101100524639 Toxoplasma gondii ROM3 gene Proteins 0.000 description 11
- 230000006870 function Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 101100116283 Arabidopsis thaliana DD11 gene Proteins 0.000 description 2
- 101100139865 Arabidopsis thaliana RL6 gene Proteins 0.000 description 1
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- 230000001360 synchronised effect Effects 0.000 description 1
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- Calculators And Similar Devices (AREA)
- Digital Computer Display Output (AREA)
Description
本発明は、電子式卓上計算機（以下“電卓”と
いう）のキー操作時の表示方式に関する。 電卓は通常、数値データを記憶する記憶装置
（以下“メモリーレジスタ”という）を１個また
は複数個具備している。従来、電卓には各メモリ
ーレジスタ内に“０”でない数値データが記憶さ
れた場合に操作者にメモリーレジスタが使用中で
あることを示すためにメモリーローデイングラン
プやメモリーシンボルマーク（以下“メモリー記
号”という）を点灯していた。しかし、メモリー
レジスタが複数個になつた場合は各メモリーレジ
スタに対しての加算、減算、記憶数値の呼出しや
記憶数値の消去等の機能を実行するキー群（以下
“メモリー関係キー群”という）が具備している
メモリーレジスタ数だけある。このためにすべて
のメモリーレジスタにある数値データが記憶され
ていた場合はすべてのこれに対応したメモリー記
号が点灯していることになり、あるメモリーレジ
スタに対してメモリー関係キー群を操作した場合
は操作者は表示装置を見ているが、どのメモリー
レジスタについて演算されたのかは操作したキー
群を見なおして確認しなければ操作者にはわから
ない。しかし、表示装置からキー群に操作者の視
点を変えることは操作者に能率低下をきたし、視
点を変えなければ操作したメモリーレジスタの確
認ができなくて、メモリー演算の演算ミスが起こ
りやすいという重大な欠点があつた。 本発明の目的は演算もしくは呼出しによつて利
用されるメモリーレジスタを操作者が視点を変え
ないで確認できる表示方式を提供することにあ
る。 本発明による表示方式は複数個の記憶装置と上
記記憶装置の各々に対応した表示を選択的に行な
いうる表示装置を含む電子式卓上計算機（以下
“電卓”という）において、上記記憶装置に対す
る演算もしくは呼び出しの機能を有するキーと操
作キーの判別手段を具備していて、上記キーの操
作によつて上記機能が実行された場合に、操作さ
れたキーを上記判別手段が識別し、上記判別手段
の出力により操作、実行の対象となつた上記記憶
装置に対応した表示を上記表示装置で行なうよう
にしたことを特徴とする。 次に第１図ないし第４図を参照して本発明の一
実施例について説明する。 第１図において、Ｘレジスタ１は表示数値デー
タと小数点データ、キーコード、符号を記憶して
いるレジスタで出力１２はレジスタＸの入力に帰
還している。また出力１２は、セグメント駆動回
路SD９と判定回路JD７に入力されている。Ｚレ
ジスタ２はメモリー記号の位置を記憶するレジス
タで第２図の示すようにＸレジスタ１の数値デー
タ位置とＺレジスタのメモリー記号記憶位置は対
応していて、同じタイミングで各レジスタ外に出
力される。Ｚレジスタ２の出力１４はメモリー記
号駆動回路MD１０と、選択器MP５に入力され
ている。リードオンリーメモリー（以下
“ROM”という）３は演算命令を記憶していて、
各命令ごとに出力される出力１５，１７，２０，
２４，２５の信号情報によつて各回路の制御を行
なつている。出力１５は選択器MP５に入力され
ている。出力１７は、命令デコーダーID６に、
また、出力２０はタイミングカウンタTC８に、
出力２４はアドレスカウンタAC２４に、出力２
５は判定回路JD７に接続されている。アドレス
カウンタAC４はROM３の出力２４と判定回路
JD７の出力２１とから次にROM３が進むべきア
ドレスを指定（以下“次アドレス”という）する
働きをする。 基本の次アドレスはROM３から出力される
が、判定回路JD２５の出力が次アドレスに影響
を与え、次アドレスが決定され、出力線２３を介
してROM３に入力され、次に実行すべき命令が
出力される選択器MP５は、命令デコーダID６の
出力１６が非付勢の場合にはＺレジスタ２の出力
１４と出力線１５を接続する動作をするが、出力
１６が付勢されると、ROM３の出力１５と出力
線１３を接続し、出力線１３はＺレジスタ２の循
環のための入力となつている。命令デコーダID
６はROM３からの信号情報出力１７を解読し、
またタイミングカウンタTC８の出力１９の付勢
される期間だけ出力１７の信号情報の種類によつ
て出力線１６，１８，２６，２７を付勢する。出
力線１６は選択器MP５の入力となつていて、ま
た、出力線１８，２６は判定回路JD７の入力と
なつている。出力２７はROM３から表示命令が
出力された場合に付勢され、セグメント駆動回
路、SD９、メモリー記号駆動回路MD１０、桁
信号駆動回路DD１１を駆動する。判定回路JD７
は命令デコーダID６の出力１８または２６が付
勢されていると、Ｘレジスタ１の数値データと
ROM３が記憶しているデータの減算を実行し
て、結果を出力線２１を介してアドレスカウンタ
AC４に入力する。命令デコーダID６の出力１８
が付勢されると減算結果が負数であるか否かの判
定を行なう。しかし、出力線２６が付勢されてい
る場合の結果判定は、負数、負でも正でもない数
（＝０）、正数の３種のいずれかの判定を行なつ
て、出力線２１に各信号を出力する。タイミング
カウンタTC８は、電卓全体の回路の同期をとる
ための各信号を発生する回路であり、出力２２は
表示桁信号発生のためのタイミング信号で桁信号
駆動回路１１に入力されている。また、タイミン
グカウンタTC８は、RSM３の出力２０によつて
定められるタイミングの期間、出力線１９を付勢
する動作をする。セグメント駆動回路SD９はＸ
レジスタ１から入力された数値データと小数点デ
ータと符号データを表示装置（図示しない）のセ
グメント字形に適合したセグメント信号にして表
示装置を駆動する回路である。メモリー記号駆動
回路MD１０はＺレジスタ２の出力が“15”であ
るタイミング間メモリー記号の表示セグメントを
駆動する。桁信号駆動回路DD１１は、タイミン
グカウンタTC８の出力２２を桁信号として第２
図に示すようにＤ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，
Ｄ６を表示装置に供給するための回路である。各
駆動回路は命令デコーダーID６の出力２７が付
勢された場合に各出力線を付勢する。 電卓は、付属キーを操作して演算をするのであ
るが、各キーの判別のためにフローチヤート内で
は各キーを数値データに変換してキーコードと呼
ばれる数値を用いている。そのキーコードはＸレ
ジスタ１のXcと名づけられた場所に記憶されて
いる。本実施例ではメモリーME１〜ME３に対
するキーコードは以下の第１表に示す如く設定さ
れている。
いう）のキー操作時の表示方式に関する。 電卓は通常、数値データを記憶する記憶装置
（以下“メモリーレジスタ”という）を１個また
は複数個具備している。従来、電卓には各メモリ
ーレジスタ内に“０”でない数値データが記憶さ
れた場合に操作者にメモリーレジスタが使用中で
あることを示すためにメモリーローデイングラン
プやメモリーシンボルマーク（以下“メモリー記
号”という）を点灯していた。しかし、メモリー
レジスタが複数個になつた場合は各メモリーレジ
スタに対しての加算、減算、記憶数値の呼出しや
記憶数値の消去等の機能を実行するキー群（以下
“メモリー関係キー群”という）が具備している
メモリーレジスタ数だけある。このためにすべて
のメモリーレジスタにある数値データが記憶され
ていた場合はすべてのこれに対応したメモリー記
号が点灯していることになり、あるメモリーレジ
スタに対してメモリー関係キー群を操作した場合
は操作者は表示装置を見ているが、どのメモリー
レジスタについて演算されたのかは操作したキー
群を見なおして確認しなければ操作者にはわから
ない。しかし、表示装置からキー群に操作者の視
点を変えることは操作者に能率低下をきたし、視
点を変えなければ操作したメモリーレジスタの確
認ができなくて、メモリー演算の演算ミスが起こ
りやすいという重大な欠点があつた。 本発明の目的は演算もしくは呼出しによつて利
用されるメモリーレジスタを操作者が視点を変え
ないで確認できる表示方式を提供することにあ
る。 本発明による表示方式は複数個の記憶装置と上
記記憶装置の各々に対応した表示を選択的に行な
いうる表示装置を含む電子式卓上計算機（以下
“電卓”という）において、上記記憶装置に対す
る演算もしくは呼び出しの機能を有するキーと操
作キーの判別手段を具備していて、上記キーの操
作によつて上記機能が実行された場合に、操作さ
れたキーを上記判別手段が識別し、上記判別手段
の出力により操作、実行の対象となつた上記記憶
装置に対応した表示を上記表示装置で行なうよう
にしたことを特徴とする。 次に第１図ないし第４図を参照して本発明の一
実施例について説明する。 第１図において、Ｘレジスタ１は表示数値デー
タと小数点データ、キーコード、符号を記憶して
いるレジスタで出力１２はレジスタＸの入力に帰
還している。また出力１２は、セグメント駆動回
路SD９と判定回路JD７に入力されている。Ｚレ
ジスタ２はメモリー記号の位置を記憶するレジス
タで第２図の示すようにＸレジスタ１の数値デー
タ位置とＺレジスタのメモリー記号記憶位置は対
応していて、同じタイミングで各レジスタ外に出
力される。Ｚレジスタ２の出力１４はメモリー記
号駆動回路MD１０と、選択器MP５に入力され
ている。リードオンリーメモリー（以下
“ROM”という）３は演算命令を記憶していて、
各命令ごとに出力される出力１５，１７，２０，
２４，２５の信号情報によつて各回路の制御を行
なつている。出力１５は選択器MP５に入力され
ている。出力１７は、命令デコーダーID６に、
また、出力２０はタイミングカウンタTC８に、
出力２４はアドレスカウンタAC２４に、出力２
５は判定回路JD７に接続されている。アドレス
カウンタAC４はROM３の出力２４と判定回路
JD７の出力２１とから次にROM３が進むべきア
ドレスを指定（以下“次アドレス”という）する
働きをする。 基本の次アドレスはROM３から出力される
が、判定回路JD２５の出力が次アドレスに影響
を与え、次アドレスが決定され、出力線２３を介
してROM３に入力され、次に実行すべき命令が
出力される選択器MP５は、命令デコーダID６の
出力１６が非付勢の場合にはＺレジスタ２の出力
１４と出力線１５を接続する動作をするが、出力
１６が付勢されると、ROM３の出力１５と出力
線１３を接続し、出力線１３はＺレジスタ２の循
環のための入力となつている。命令デコーダID
６はROM３からの信号情報出力１７を解読し、
またタイミングカウンタTC８の出力１９の付勢
される期間だけ出力１７の信号情報の種類によつ
て出力線１６，１８，２６，２７を付勢する。出
力線１６は選択器MP５の入力となつていて、ま
た、出力線１８，２６は判定回路JD７の入力と
なつている。出力２７はROM３から表示命令が
出力された場合に付勢され、セグメント駆動回
路、SD９、メモリー記号駆動回路MD１０、桁
信号駆動回路DD１１を駆動する。判定回路JD７
は命令デコーダID６の出力１８または２６が付
勢されていると、Ｘレジスタ１の数値データと
ROM３が記憶しているデータの減算を実行し
て、結果を出力線２１を介してアドレスカウンタ
AC４に入力する。命令デコーダID６の出力１８
が付勢されると減算結果が負数であるか否かの判
定を行なう。しかし、出力線２６が付勢されてい
る場合の結果判定は、負数、負でも正でもない数
（＝０）、正数の３種のいずれかの判定を行なつ
て、出力線２１に各信号を出力する。タイミング
カウンタTC８は、電卓全体の回路の同期をとる
ための各信号を発生する回路であり、出力２２は
表示桁信号発生のためのタイミング信号で桁信号
駆動回路１１に入力されている。また、タイミン
グカウンタTC８は、RSM３の出力２０によつて
定められるタイミングの期間、出力線１９を付勢
する動作をする。セグメント駆動回路SD９はＸ
レジスタ１から入力された数値データと小数点デ
ータと符号データを表示装置（図示しない）のセ
グメント字形に適合したセグメント信号にして表
示装置を駆動する回路である。メモリー記号駆動
回路MD１０はＺレジスタ２の出力が“15”であ
るタイミング間メモリー記号の表示セグメントを
駆動する。桁信号駆動回路DD１１は、タイミン
グカウンタTC８の出力２２を桁信号として第２
図に示すようにＤ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，
Ｄ６を表示装置に供給するための回路である。各
駆動回路は命令デコーダーID６の出力２７が付
勢された場合に各出力線を付勢する。 電卓は、付属キーを操作して演算をするのであ
るが、各キーの判別のためにフローチヤート内で
は各キーを数値データに変換してキーコードと呼
ばれる数値を用いている。そのキーコードはＸレ
ジスタ１のXcと名づけられた場所に記憶されて
いる。本実施例ではメモリーME１〜ME３に対
するキーコードは以下の第１表に示す如く設定さ
れている。
【表】
いまメモリーME１の加算キーＭ＋１が操作さ
れたものとする。メモリー加算の演算が終了し
て、次に数値データと小数点位置と符号の表示処
理が終了して、アドレスカウンタAC４によつて
ROMが第３図のａに示す命令を記憶しているア
ドレスを指示したものとする。この場合Ｘレジス
タ１のXcのキーコードは第１表に示すようにXc
＝８となつている。ROM３の出力２０はタイミ
ングカウンタTC８の出力１９をXcのタイミング
間だけ付勢させる。出力２４は次アドレスをアド
レスカウンタAC４に入力する。出力１７は命令
デコーダID６の出力１８をXcのタイミング間付
勢する。出力２５からは減算数である「８」が出
力されている。出力１５からは出力がないという
意味の「０」が出力されているが、選択器MP５
は出力線１６が付勢されていないため、Ｚレジス
タ２の出力１４は出力線１３を介して、Ｚレジス
タ２の入力に循環している。Ｘレジスタ１は各タ
イミングで循環しているが、Xcのタイミングで
キーコード値がＸレジスタ１の出力線１２上に出
力され判定回路JD７に入力される。するとXcタ
イミングで判定回路は（Xc−８）の減算を実行
するがXc＝８のキーコードであるため、結果は
「０」となり、負数でないので、出力線２１は付
勢されない。故にROM３の出力２４で定められ
る次アドレスに進む。つまり第３図のｂで示す命
令が記憶されているアドレスに進むわけである。
次に第３図ｂに示す（Xc−９）の命令がROM３
から出力される。すると今度は命令デコーダー
ID６の出力２６がXcのタイミング間付勢される。
するとXcのタイミングで命令ａと同様にＸレジ
スタからは「８」が出力されるが、ROM３の出
力２５からは「９」が出力されているので判定回
路JD７は（８−９）の減算を行ない結果は「−
１」で負数である。したがつて、出力線２１上に
は負数の信号が出力され、ROM３の出力２４と
出力２１の信号を組合わせた第３図のｆで示す命
令が記憶されている次アドレスをアドレスカウン
タAC４が示す。次のワードタイムはROM３か
ら第３図ｆで示すＺレジスタ２のZ1タイミングの
記憶位置に「15」を記憶させるという意味の（15
−Z1）の命令が出力される。タイミングカウンタ
TC８はROM３の出力２０の出力を受けてZ1の
タイミング間出力１９を付勢する。第３図のｃ，
ｄ，ｅ，ｆに示すZ1，Z2，Z3とはＺレジスタ２の
第１桁目、第２桁目、第３桁目を示し、Ｘレジス
タ１における数値データの第１桁目、第２桁目、
第３桁目と同期している。命令デコーダID６は
出力１６をZ1タイミング間付勢する。するとZ1タ
イミング間はＺレジスタ２には選択器MP５から
ROM３の出力１５が入力される。出力１５は数
値「15」が出力されているのでＺレジスタ２のZ1
位置には「15」が記憶される。Z1以外のタイミン
グではＺレジスタ２は循環している。次アドレス
は判定回路JD７が動作しないのでROM３の出力
２４で決まる表示ルーチンのアドレスに進むこと
になる。表示ルーチンにはいると、表示命令が出
力されるのでセグメント駆動回路SD９、メモリ
ー記号駆動回路MD１０、桁信号駆動回路DD１
１は動作し、第４図に示すように表示装置に表示
されるわけである。また、メモリーレジスタME
２とME３のメモリー加算キーＭ＋２とＭ＋３に
ついてはキーコードはそれぞれXc＝９、10であ
るので、第３図のｂの命令で判定結果はそれぞれ
「０」と「１」であるので、各々命令ｅと命令ｄ
に進み、各Z2とZ3のタイミングのメモリー位置に
「15」が記憶される。したがつて、メモリーレジ
スタME１と同様に各メモリー記号M2，M3が表
示されることになる。操作されたキーがメモリー
関係キー群以外のキーならば、第３図でキーコー
ドをXc＝８以下にしておけば第３図のｃの０を
Z1，Z2，Z3に記憶させるという意味の（０−Z1、
２、３）命令でZ1，Z2，Z3の各メモリー記号記憶
位置にはすべて「０」が記憶させれば、メモリー
記号は点灯されない。また、メモリー加算以外の
メモリー関係キー群についても各々のキーに適当
なキーコードXcを定めて、第３図に示すような
方法で判定命令を実施すれば、各メモリー記号を
メモリー加算キーと同様に点灯させることができ
ることは明白である。 以上述べたように、本発明によればメモリー関
係キー群の操作毎に各メモリーレジスタに対応し
たメモリー記号を表示することにより、従来不可
能であつた操作され、演算されたメモリーレジス
タの種類を操作者が容易に確認できてメモリー関
係演算ミスが低減するという非常な利点を提供す
ることができる。
れたものとする。メモリー加算の演算が終了し
て、次に数値データと小数点位置と符号の表示処
理が終了して、アドレスカウンタAC４によつて
ROMが第３図のａに示す命令を記憶しているア
ドレスを指示したものとする。この場合Ｘレジス
タ１のXcのキーコードは第１表に示すようにXc
＝８となつている。ROM３の出力２０はタイミ
ングカウンタTC８の出力１９をXcのタイミング
間だけ付勢させる。出力２４は次アドレスをアド
レスカウンタAC４に入力する。出力１７は命令
デコーダID６の出力１８をXcのタイミング間付
勢する。出力２５からは減算数である「８」が出
力されている。出力１５からは出力がないという
意味の「０」が出力されているが、選択器MP５
は出力線１６が付勢されていないため、Ｚレジス
タ２の出力１４は出力線１３を介して、Ｚレジス
タ２の入力に循環している。Ｘレジスタ１は各タ
イミングで循環しているが、Xcのタイミングで
キーコード値がＸレジスタ１の出力線１２上に出
力され判定回路JD７に入力される。するとXcタ
イミングで判定回路は（Xc−８）の減算を実行
するがXc＝８のキーコードであるため、結果は
「０」となり、負数でないので、出力線２１は付
勢されない。故にROM３の出力２４で定められ
る次アドレスに進む。つまり第３図のｂで示す命
令が記憶されているアドレスに進むわけである。
次に第３図ｂに示す（Xc−９）の命令がROM３
から出力される。すると今度は命令デコーダー
ID６の出力２６がXcのタイミング間付勢される。
するとXcのタイミングで命令ａと同様にＸレジ
スタからは「８」が出力されるが、ROM３の出
力２５からは「９」が出力されているので判定回
路JD７は（８−９）の減算を行ない結果は「−
１」で負数である。したがつて、出力線２１上に
は負数の信号が出力され、ROM３の出力２４と
出力２１の信号を組合わせた第３図のｆで示す命
令が記憶されている次アドレスをアドレスカウン
タAC４が示す。次のワードタイムはROM３か
ら第３図ｆで示すＺレジスタ２のZ1タイミングの
記憶位置に「15」を記憶させるという意味の（15
−Z1）の命令が出力される。タイミングカウンタ
TC８はROM３の出力２０の出力を受けてZ1の
タイミング間出力１９を付勢する。第３図のｃ，
ｄ，ｅ，ｆに示すZ1，Z2，Z3とはＺレジスタ２の
第１桁目、第２桁目、第３桁目を示し、Ｘレジス
タ１における数値データの第１桁目、第２桁目、
第３桁目と同期している。命令デコーダID６は
出力１６をZ1タイミング間付勢する。するとZ1タ
イミング間はＺレジスタ２には選択器MP５から
ROM３の出力１５が入力される。出力１５は数
値「15」が出力されているのでＺレジスタ２のZ1
位置には「15」が記憶される。Z1以外のタイミン
グではＺレジスタ２は循環している。次アドレス
は判定回路JD７が動作しないのでROM３の出力
２４で決まる表示ルーチンのアドレスに進むこと
になる。表示ルーチンにはいると、表示命令が出
力されるのでセグメント駆動回路SD９、メモリ
ー記号駆動回路MD１０、桁信号駆動回路DD１
１は動作し、第４図に示すように表示装置に表示
されるわけである。また、メモリーレジスタME
２とME３のメモリー加算キーＭ＋２とＭ＋３に
ついてはキーコードはそれぞれXc＝９、10であ
るので、第３図のｂの命令で判定結果はそれぞれ
「０」と「１」であるので、各々命令ｅと命令ｄ
に進み、各Z2とZ3のタイミングのメモリー位置に
「15」が記憶される。したがつて、メモリーレジ
スタME１と同様に各メモリー記号M2，M3が表
示されることになる。操作されたキーがメモリー
関係キー群以外のキーならば、第３図でキーコー
ドをXc＝８以下にしておけば第３図のｃの０を
Z1，Z2，Z3に記憶させるという意味の（０−Z1、
２、３）命令でZ1，Z2，Z3の各メモリー記号記憶
位置にはすべて「０」が記憶させれば、メモリー
記号は点灯されない。また、メモリー加算以外の
メモリー関係キー群についても各々のキーに適当
なキーコードXcを定めて、第３図に示すような
方法で判定命令を実施すれば、各メモリー記号を
メモリー加算キーと同様に点灯させることができ
ることは明白である。 以上述べたように、本発明によればメモリー関
係キー群の操作毎に各メモリーレジスタに対応し
たメモリー記号を表示することにより、従来不可
能であつた操作され、演算されたメモリーレジス
タの種類を操作者が容易に確認できてメモリー関
係演算ミスが低減するという非常な利点を提供す
ることができる。
第１図は本発明の１実施例による電卓の要部を
示すブロツク図、第２図は本実施例での表示装置
における表示形式を示す図、第３図は本発明の１
実施例のフローチヤート、第４図はメモリの表示
例を示す図である。 図中の符号、１……Ｘレジスタ、２……Ｘレジ
スタ、３……ROM、４……アドレスカウンタ、
５……選択器、６……命令デコーダ、７……判定
回路、８……選択器、９……セグメント駆動回
路、１０……メモリ記号駆動回路。
示すブロツク図、第２図は本実施例での表示装置
における表示形式を示す図、第３図は本発明の１
実施例のフローチヤート、第４図はメモリの表示
例を示す図である。 図中の符号、１……Ｘレジスタ、２……Ｘレジ
スタ、３……ROM、４……アドレスカウンタ、
５……選択器、６……命令デコーダ、７……判定
回路、８……選択器、９……セグメント駆動回
路、１０……メモリ記号駆動回路。
Claims (1)
- １ 複数のメモリレジスタの中から指定されたメ
モリレジスタが使用中であることを表示する情報
処理装置の表示方式において、前記複数のメモリ
レジスタの各々に対して夫々異なる固有のデジタ
ルデータを割り当て、任意のメモリレジスタが指
定された時予め決められたデジタルデータと指定
されたメモリレジスタに割り当てられた固有のデ
ジタルデータとを演算してその結果に基いて指定
されたメモリレジスタを判定し当該メモリレジス
タに対応して設けられた他のレジスタに前記メモ
リレジスタが使用中であることを示す情報を書込
み、この書き込まれた情報に基いて表示桁部の少
なくとも一部の桁に対応してかつメモリレジスタ
に対応して設けられているメモリレジスタ使用中
を示す表示部を点灯することを特徴とする表示方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10945678A JPS5537621A (en) | 1978-09-05 | 1978-09-05 | Display system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10945678A JPS5537621A (en) | 1978-09-05 | 1978-09-05 | Display system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5537621A JPS5537621A (en) | 1980-03-15 |
| JPS6323589B2 true JPS6323589B2 (ja) | 1988-05-17 |
Family
ID=14510688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10945678A Granted JPS5537621A (en) | 1978-09-05 | 1978-09-05 | Display system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5537621A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0229487U (ja) * | 1988-08-16 | 1990-02-26 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5236516U (ja) * | 1975-09-06 | 1977-03-15 |
-
1978
- 1978-09-05 JP JP10945678A patent/JPS5537621A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5236516U (ja) * | 1975-09-06 | 1977-03-15 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5537621A (en) | 1980-03-15 |
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