JPS63232616A - デイジタル符号識別回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、符号識別回路に係わり、特に識別するアナロ
グ入力信号をディジタル信号に変換し、ディジタル的に
処理を行なうことにより識別能力を向上させたディジタ
ル符号識別回路に関する。

（従来の技術） 近年、通信や放送におけるデータ伝送において、伝送容
量の増大及び処理の複雑さに併ないディジタル・データ
（例えばＰＣＭ）伝送が主流となっている。現在衛星放
送に用いられている高品質な音声伝送システムもその１
つであり、送信側　・で音声信号をディジタル・データ
に変換し、帯域制限用フィルタを通した後ＱＰＳＫ変調
をかけ伝送している。受信側ではＱＰＳＫ復調を行ない
波形整形した後に符号識別し希望するディジタル・デー
タを再生する。

ところで上記の符号識別を行なう場合、識別レベルの設
定が重要でありこの設定の如何によって受信側の性能の
良否が決定づけられる。この識別レベルを設定する手段
として第３図に示すような識別レベルが自動調整可能な
符号識別回路がある。

第３図において、１１はアナログ入力、１２はレベル比
較器、１３はディジタル出力、１４は積分器、１５はレ
ベル制御Ｂ口路、１６はオフセット調整回路である。即
ちアナログ人力１１はレベル比較器１２の一方の入力端
ａに供給され、レベル制御回路１５の出力が他の一方の
入力端すに供給される。レベル比較器１２は２つの入力
端ａ、　ｂの信号のレベル比較を行ないその大小をディ
ジタル出力１３として出力し、かつ積分器１４の入力端
Ｃに供給する。積分器１４では、ディジタル出力１３を
アナログ的に積分し、かつオフセット調整回路１６の出
力を入力端ｄに供給されることによってオフセット調整
されたアナログ直流（ＤＣ）レベルとして出力し、レベ
ル制御回路１５の入力に供給する。レベル制御回路１５
では入力されたＤＣレベルをある範囲内に制御した後出
力し、レベル比較器１２の入力端すに供給する。

ここで積分器１４に用いられるある例として第４図に示
したような回路がある。第４図において２１は積分入力
、２２は匙抗、２３はコンデンサ、２４はアナログアン
プ、２５は積分出力、２６はオフセット入力である。即
ち積分人力２１はレベル比較器１２のディジタル出力で
あり、抵抗２２、コンデンサ２３及びアナログアンプ２
４によって構成される積分回路に入力されることにより
アナログ的に積分され、アナログアンプ２４の入力端ｆ
に供給されるオフセット人力２６によっである一定量の
オフセットを持った後、積分出力２５として出力される
。

次に符号識別すべきアナログ入力がある一定期間のみ存
在する場合を考えてみる。この際には存在する期間に対
応するゲート信号なるものを必要としこの期間内のみ処
理を行なう必要がある。このような処理を行なう手段と
して第５図に示すような積分器がある。即ち、第４図の
抵抗２２と交点２７に対応する部分の間にゲート信号４
０によって制御されるアナログゲート３３が挿入されて
いる。

この場合の動作としては、与えられたゲート信号４０の
期間のみアナログゲート３３は閉じるのでこの期間内で
は積分人力３１を積分し、期間外ではアナログゲート３
３は開くので積分人力３２は積分回路へ入力されず、積
分されない。即ち積分入力が無い状態なので積分回路と
してはそれまでの積分結果を次のゲート信号４０が与え
られるまで保持する動作をする。

（発明が解決しようとする問題点） 以上のようなアナログの符号識別回路においては、回路
規模的には簡単であるが、アナログ素子特有の温度変化
による特性の変動及びスルーレートなどによる高速化の
制限という問題点がある。

特に積分コンデンサの特性変化に影響を受けやすい。

そこで本発明は、温度変化などの外乱による特性変動や
使用素子の高速化制限などの影響をあまり受けないディ
ジタル符号識別回路を得ることを目的とする。

［発明の構成］ （問題点を解決するための手段） 上記目的を達成するため本発明は、まずアナログ入力信
号を伝送速度の２倍以上のクロックにてアナログディジ
タル変換処理を行ない、ディジタル信号に変換した後、
ディジタル的に処理しディジタル識別レベルを設定する
ことによって符号識別を行なう手段を設けるものである
。

（作　用） したがって上記の手段により構成された符号識別回路に
おいては、ディジタル信号であるため、温度変化などの
影響を受けなくなり、かつディジタル素子の許す限り高
速に処理でき、識別処理も単純かつ正確に行なうことが
出来る。

（実施例） 以下、本発明の実施例を図面を参照して詳細に説明する
。

ここに第１図は本発明にかかるディジタル符号識別回路
の一実施例を示す回路ブロック図であり、第２図は第１
図に示したブロック図の動作例を示すタイミングチャー
トである。

本発明による一実施例は、アナログディジタル（Ａ／Ｄ
）変換器、ディジタル比較器、識別レベル制御回路、デ
ィジタル加算器及びオフセット調整回路で構成され、例
えばアナログ入力信号をディジタル変換した後、ディジ
タル信号を、ある識別レベルに対してレベル的に大きい
か小さいか比較する。この比較した結果を利用し、識別
レベルを変化させアナログ入力信号に対して最適な識別
レベルが得られるようにするものである。

すなわち第１図において４１はアナログ入力、４２はア
ナログディジタル（Ａ／Ｄ）変換器、４３はディジタル
比較器、４５はディジタル出力、４６は動作クロック、
４８はオフセット調整回路、４９！ｉデイジタル加算器
、５０は識別レベル制御回路、５１はゲート信号である
。アナログ人力４１はＡ／Ｄ変換器４２によって動作ク
ロック４６の周期でサンプルアンドホールド及び量子化
がなされ、ｎビットのディジタル信号に変換された後、
ディジタル比較器４３の一方の入力端に供給される。デ
ィジタル比較器４３の他の一方の入力端には、ディジタ
ル加算器４９の出力である識別レベルが供給され、前記
ディジタル信号入力とのディジタルでのレベル比較を行
ない、その大小結果を１ビツトのディジタル出力４５と
して出力し、かつ識別レベル制御回路５０の一方の入力
端に供給される。識別レベル制御回路５０では前記入力
の他に動作クロック４６及びゲート信号５１が供給取れ
、動作クロック４６の周期間隔ごとにゲート信号５１の
制御範囲内において、ある一定の可変幅を持ったｎビッ
トのディジタル信号が出力され、ディジタル加算器４９
の一方の入力端に供給される。ディジタル加算器４９の
他の一方の入力端にけ、オフセット調整回路４８のｎビ
ットのディジタル信号が供給され、前記入力との加算結
果は識別レベルｎビットのディジタル信号としてディジ
タル比較器４３の入力端に供給される。

本発明は以上のように構成される。

上記構成によれば、オフセット調整回路４８、ディジタ
ル加算器４９、識別レベル制御回路５０から成る回路は
、識別レベル設定回路５２を成していることがわかる。

この識別レベル設定回路５２が本発明の重要な部分であ
り、その動作例を第２図を参照して説明する。

以下第１図及び第２図を用いて動作原理を説明する。

第１図においてアナログ人力４１はＡ／Ｄ変換器４２に
より動作クロック４６によってサンプリングされたｎビ
ットのディジタル信号に変換され、ディジタル比較器４
３の一方の入力に供給される。

また、ディジタル比較器４３の他の一方の入力端には、
識別レベル設定回路の１つであるディジタル加算器４９
の出力からの加算結果が供給される。

この際にディジタル比較器４３では２つの入力の大小比
較を行ない、例えばＡ／Ｄ変換器４２の出力の方がディ
ジタル加算器４９の出力よりも大きい場合にハイレベル
を出力し、小さい場合にローレベルを出力する。ここま
での動作は第２図における（ａ）　、　（ｂ）　、　（
ｄ）　、　（ｅ　）に示されている。

ここで識別レベル設定回路５０の入力には動作クロック
４６、ディジタル出力４５、ゲート信号５１が供給され
、識別レベルを制御するｎビットのディジタル信号を出
力し、これをディジタル加算器４９の一方の入力に供給
している。この識別レベルの制御方法としては、ある時
刻における識別レベルに対して、ディジタル比較器４３
の出力、即ちディジタル出力４５がハイレベルであるな
らば識別レベルをある一定量増加させ、ローレベルであ
るならば減少させるように動作させる。これは、アナロ
グでみれば積分処理に対応する。この時にただ単に増加
、減少させるだけではなくある上限及び下限レベルを設
定しておき、それらのレベルからはずれないように制御
され、かつゲート信号５１の供給により、例えばこのゲ
ート信号５１がハイレベルなら制御を行ない、ローレベ
ルなら制御を止めるというような制御を受けることにな
る。　上記のようにある一定期間内にある一定範囲内に
おいである一定量の変化があるように制御された識別レ
ベル制御回路５０のｎビットの出力と、オフセット調整
回路４８のｎビットの出力をディジタル加算器４９によ
り加算した結果を識別レベルとしてディジタル比較器４
３の他の一方の入力端に供給する。

この識別レベルの制御により、ゲート信号５１によって
与えられる制御期間内に得た識別レベルは制御期間外に
おいて完全に保持され次の制御期間内にすぐさま使える
ように出来る。この動作は第２図の（ｃ）　、　（ｅ）
に示すように制御期間Ｔ１内で制御された識別レベルは
、非制御期間Ｔ２の間は完全に保持され、次の制御期間
Ｔ３の最初の識別レベルとして用いられていることがわ
かる。

また制御期間Ｔ３において制御レベルが下限レベルに達
し、かつまたディジタル出力４５がローレベルにもかか
わらず、即ち識別レベルを減少させる方向にもかかわら
ず、識別レベルは逆に増加していることがわかる。これ
が下限レベルの範囲外移動を抑制する制御である。

なお上記実施例で、一般的な２値のレベルをもつアナロ
グ入力を符号識別する場合について説明したが、本発明
は多値のレベルをもつアナログ入力に関しても適用でき
るものである。

［発明の効果］ 以上に説明したように本発明によれば、符号識別を行な
う際に、最適な識別レベルが得られるように自動調整出
来、かつある一定期間にしか存在しない場合にもその存
在期間に相当するゲート信号を与えることによって、存
在期間以外は完全に識別レベルを保持することが出来る
ので、連続に存在するものとして動作することが出来る
という効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図の回路の動作例を説明するためのタイムチャート
、第３図は従来のアナログ符号識別回路を示す回路図、
第４図は第３４図の積分器の例を示す回路図、第５図は
第４図の積分器にゲートを設けた例を示す回路図である
。 ４２・・・アナログディジタル（Ａ／Ｄ）変換器、４３
・・・ディジタル比較器、４８・・・オフセット調整回
路、４９・・・ディジタル加算器、５０・・・識別レベ
ル制御回路。 出願人代理人　弁理士　鈴　江　武　彦第４図 第５図

Claims (1)

【特許請求の範囲】
1. 符号識別されるアナログ入力信号をディジタル信号に変
   換するアナログディジタル変換器と、前記アナログディ
   ジタル変換器の出力信号および識別するための基準とし
   て用いられる識別レベルが入力され、両信号の大小比較
   を行なうディジタル比較器と、前記ディジタル比較器の
   出力信号および符号識別する期間を示すゲート信号が入
   力され、ゲート信号の所定期間に前記ディジタル出力信
   号を積分するのに対応した識別レベルを可変する識別レ
   ベル制御回路と、初期状態の識別レベルを決定するオフ
   セット調整回路と、前記識別レベル制御回路の出力信号
   および前記オフセット調整回路の出力信号が入力され、
   両信号を加算し前記基準として用いられる識別レベルと
   して出力するディジタル加算器とを備えたことを特徴と
   するディジタル符号識別回路。