JPS6322701B2

JPS6322701B2 -

Info

Publication number: JPS6322701B2
Application number: JP56203587A
Authority: JP
Inventors: Tsugiaki Mashita
Original assignee: Teac Corp
Current assignee: Teac Corp
Priority date: 1981-12-18
Filing date: 1981-12-18
Publication date: 1988-05-12
Also published as: JPS58105647A

Description

【発明の詳細な説明】本発明はVTR（ビデオテープレコーダ）の制御
等のための情報信号を目的とするメモリに少ない
伝送媒体を利用して伝送することが可能な情報伝
送方式に関するものである。

VTRをリモート制御する場合に、停止モード、
早送モード、巻戻しモード、プレイモード、記録
モード等の各モードに対応して制御信号伝送ライ
ンを設ければ、伝送ラインの数が必然的に多くな
る。この欠点を解決するために、例えば４ビツト
のデジタル信号で各モードを示す情報を送ること
が考えられる。しかし、データ伝送ラインとアド
レス伝送ラインとが必要となり、伝送ラインの大
幅な低減が不可能である。

ところで、VTR等の装置が要求する多数の制
御信号の全部が頻繁に使用されるとは限らない。
通常は多数の制御信号の内の幾つかが頻繁に使用
されるのみである。通常殆んど使用されない制御
信号も発生するようにリモート制御ユニツトを構
成すると、リモート制御ユニツトが複雑になり、
操作しにくくなる。

そこで、本発明の目的は、使用状態に応じて第
１及び第２のユニツトを択一的に使用することが
できる共に、これ等によるデータ伝送を容易に達
成することができる情報伝送装置を提供すること
にある。

上記目的を達成するための本発明は、実施例を
示す図面の符号を参照して説明すると、異なるア
ドレスを持つ複数のメモリ２１〜２３を有する受
信部２と、前記受信部２にデータ信号とアドレス
信号と制御信号とを伝送する第１のユニツト１
と、前記受信部２にデータ信号とメモリ指定信号
とを伝送する第２のユニツト４５との組み合せか
ら成り、前記受信部２に前記第１のユニツト１と
前記第２のユニツト４５を択一的に接続するよう
に構成された情報伝送方式であつて、前記受信部
２は、前記複数のメモリ２１〜２３に接続された
第１の入力端子１８と、第２の入力端子１９と、
前記制御信号と前記メモリ指定信号とを判別する
ために前記第２の入力端子１９に接続されている
判別回路２６と、前記第１の入力端子と前記判別
回路２６と前記複数のメモリ２１〜２３とに接続
されており、前記判別する回路２６で前記制御信
号が検出された時には前記第１のユニツト１から
与えられる前記アドレス信号に対応するメモリ２
１〜２３を書き込み可能な状態に制御し且つこの
アドレス信号に対応するメモリ２１〜２３にデー
タを書き込み、前記判別回路２６から前記メモリ
指定信号が検出された時には前記複数のメモリ２
１〜２３から選択された特定のメモリにデータを
書き込むようにメモリ２１〜２３を制御するメモ
リ制御回路とを有し、前記第１のユニツト１は、
互いに内容の異なる多数の第１のデータ信号を選
択的に発生する第１のデータ信号発生部１２と、
前記制御信号として第１の電圧レベル期間と第２
の電圧レベル期間とを交互に有する信号を発生す
る制御信号発生器１３と、前記アドレス信号とし
て前記第１のデータ信号を書き込むべき前記メモ
リ２１〜２３のアドレスを示す信号を発生するア
ドレス信号発生回路１４と、前記第１のデータ信
号発生部１２と前記アドレス信号発生回路１４と
前記制御信号発生器１３とに接続されており、前
記制御信号の前記第１の電圧レベルに応答して前
記アドレス信号を出力し、前記第２の電圧レベル
に応答して前記第１のデータ信号を出力すること
によつて時分割多重信号を形成する時分割多重化
手段と、前記時分割多重化手段に接続されており
且つ前記受信部２の前記第１の入力端子１８に選
択的に接続される時分割多重信号出力端子１６
と、前記制御信号発生器１３に接続されており且
つ前記受信部２の前記第２の入力端子１９に選択
的に接続される制御信号出力端子１７とを有し、
前記第２のユニツト４５は、前記第１のユニツト
１よりは少ない数であつて互いに内容が異なる複
数の第２のデータ信号を発生する第２のデータ信
号発生部５１と、前記第２のデータ信号発生部５
１に接続されており且つ前記受信部２の前記第１
の入力端子１８に選択的に接続されるデータ出力
端子５３と、前記複数のメモリ２１〜２３から選
択された前記特定のメモリを指定する前記メモリ
指定信号を発生する前記メモリ指定信号発生回路
５２と、前記メモリ指定信号発生回路５２に接続
されており且つ前記受信部２の前記第２の入力端
子１９に選択的に接続されるメモリ指定信号出力
端子１７とを有していることを特徴とする情報伝
送装置に係わるものである。

上記本発明によれば、制御信号の第１の電圧レ
ベル期間にアドレス信号を伝送し、第２の電圧レ
ベル期間にデータ信号を伝送するので、共通の信
号伝送媒体と、単一の制御信号伝送媒体とによつ
てアドレス信号とデータ信号との両方を伝送する
ことが可能になり、少ない伝送媒体によつてメモ
リの所定アドレスにデータ信号を書き込むことが
可能になる。また制御信号の第１の電圧レベル期
間と第２の電圧レベル期間とを利用してアドレス
信号の伝送とデータ信号の伝送とを区別している
ので、アドレス信号とデータ信号との選択的送出
及び選択的受信を容易に達成することが可能にな
る。

また、第１のユニツト１と第２のユニツト４５
とを設け、第２のユニツト４５は第１のユニツト
１よりも少ない種類のデータ信号を送出するの
で、少ない種類のデータを伝送する時には第２の
ユニツト４５を使用することによつて第１のユニ
ツト１を使用するよりも容易にデータ伝送を行う
ことができる。また、第２のユニツト４５はアド
レス指定信号を発生せず、特定アドレスを示すア
ドレス信号を発生するのみであるから、第２のユ
ニツト４５を簡単に達成することができる。

次に、第１図〜第４図を参照して本発明の実施
例について述べる。

第１図は本発明をVTRのリモート制御方式を
示すものである。点線で囲んで示す１は送信部と
して働く第１のリモート制御ユニツトであり、２
はVTR本体側の受信部であり、両者の間はＮ本
（この実施例では４本）の信号伝送ライン３と１
本のクロツク信号同期化（制御信号）の伝送ライ
ン４とで結合されている。第１のリモート制御ユ
ニツト１は、停止データ発生回路５、正方向早送
りデータ発生回路６、巻戻しデータ発生回路７、
プレイデータ発生回路８、記録データ発生回路
９、サーチデータ発生回路１０、サーチ速度ａデ
ータ発生回路１１ａ、及びサーチ速度ｂデータ発
生回路１１ｂ等から成るデータ信号発生部１２を
有する。この各データ発生回路５〜１１ｂはモー
ド設定スイツチを含み、モード設定スイツチを操
作した時にこれに対応したモードを示すデータ信
号を発生するように構成されている。更に詳細に
は、停止データとして〔0000〕を発生し、早送り
データとして〔0001〕を発生し、巻戻しデータと
して〔0010〕を発生し、プレイデータとして
〔0011〕を発生し、記録データとして〔0100〕を
発生し、サーチデータとして〔0101〕を発生し、
サーチ速度ａデータとして〔0000〕を発生し、サ
ーチ速度ｂデータとして〔0001〕を発生するよう
に構成されている。なお、第１図には８種類の代
表的モードのみが示されているが、実際の装置で
は数十種類のモードを設定するように構成されて
いる。

１３はクロツク信号発生器であり、この実施例
では第３図Ａに示す如く同一時間幅を有して第１
の電圧レベル（低レベル）期間T_Lと第２の電圧
レベル（高レベル）期間T_Hとを交互に有する同
期化制御信号を発生する。１４はアドレス信号発
生回路であり、各データ発生回路５〜１１に含ま
れるモード設定スイツチの操作に応答して各モー
ドに対応したアドレス信号を発生する。なお、こ
の実施例の場合には、停止モード、早送りモー
ド、巻戻しモード、プレイモード、記録モード、
及びサーチモードを設定した時にはアドレス１の
データメモリ２１を選択するためのアドレス信号
〔0000〕を送出し、サーチ速度ａモード及びサー
チ速度ｂモードを設定した時にはアドレス２のデ
ータメモリ２２を選択するためのアドレス信号
〔0001〕を送出する。また図示されていない他の
モードを設定した時も、これに対応したアドレス
信号を送出する。１５はマルチプレクサであり、
クロツク信号の低レベル期間T_Lにアドレス信号
を選択して送出し、クロツク信号の高レベル期間
T_Hにデータ信号を選択して送出するものである。
１６は４ビツトのデータを出力するデータ出力端
子、１７はクロツク信号を出力するクロツク出力
端子である。

VTR本体側の受信部２には４本の信号伝送ラ
イン３が結合される信号入力端子１８と同期化制
御信号伝送ライン４が結合される制御信号入力端
子１９とが設けられている。データ入力端子１８
にはアドレス検出ラツチ２０が接続されている他
に、アドレス１のデータメモリ２１、アドレス２
のデータメモリ２２、アドレスＮのデータメモリ
２３が接続されている。アドレス検出ラツチ２０
には同期化制御信号（クロツク）入力端子１９も
接続されており、クロツク信号の低レベルに応答
してこの期間T_Lに伝送されてくるアドレス信号
を読み込んで保持する。２４はアドレスデコーダ
であつて、アドレス検出ラツチ２０から得られる
アドレス信号をデコードとしてデータメモリ２１
〜２３のいずれか１つを指定する信号を送出す
る。２５はパルス幅変換用単安定マルチバイブレ
ータであり、入力端子１９から供給されるデユテ
イフアクタ50％のクロツク信号をデユテイフアク
タの小さい第３図Ｃのクロツクパルスに変換し、
このパルスの後縁を書き込みのトリガとするよう
に各メモリ２１〜２３に送るものである。

２６はリトリガ単安定マルチバイブレータから
なるクロツクパルス検出回路であり、入力端子１
９にクロツク信号が伝送されているか否かを検出
し、クロツク信号が伝送されている時に高レベル
出力を送出し、第２図に示す第２のリモート制御
ユニツトから直流電圧が入力端子１９に伝送され
ている時には低レベル出力を送出するものであ
る。このクロツクパルス検出回路２６は第２図に
示す第２のリモート制御ユニツトを使用する場合
にのみ必要なものであり、この出力はアドレス検
出ラツチ２０に供給され、クロツク信号が検出さ
れていない時にアドレス検出ラツチ２０をアドレ
ス１に固定させる制御に利用されている。また、
クロツクパルス検出回路２６の出力はインバータ
２７を介してANDゲート２８の入力となり、ア
ドレス１のデータメモリ２１の書き込み制御にも
利用され、更にアドレス２及びＮのプリセツト信
号としても利用されている。

２９は比較回路であり、第２図に示す第２のリ
モート制御ユニツトを使用する時に必要なもので
ある。この比較回路２９では、アドレス１のデー
タメモリ２１から読み出されたデータＡと、デー
タ入力端子１８が受信したデータＢとを比較し、
データＡとデータＢとが異なるデータである時に
高レベル出力を発生するものである。なお比較回
路２９の出力はANDゲート２８とORゲート５５
とを介してメモリ２１のクロツクとなる。

アドレス１のデータメモリ２１の出力ラインに
は、停止デコーダ３０、早送りデコーダ３１、巻
戻しデコーダ３２、プレイデコーダ３３、記録デ
コーダ３４、及びサーチデコーダ３５が夫々接続
され、アドレス２のデータメモリ２２の出力ライ
ンにはサーチ速度ａデコーダ３６ａ、サーチ速度
ｂデコーダ３６ｂが接続され、図示が省略されて
いるがアドレスＮのデータメモリ２３の出力ライ
ンにも種々のデコーダが接続される。各デコーダ
３０〜３６ｂは各モードのデータに応答してプラ
ンジヤソレノイド３７〜４４を駆動する。

第２図は第２のリモート制御ユニツト４５を示
すものであり、〔0000〕を発生する停止データ発
生回路４６、〔0001〕を発生する早送りデータ発
生回路４７、、〔0010〕を発生する巻戻しデータ発
生回路４８、〔0011〕を発生するプレイデータ発
生回路４９、及び〔0100〕を発生する記録データ
発生回路５０から成るデータ信号発生部５１と、
高レベルに相当する直流電圧発生回路５２と、４
本のデータ出力端子５３と、単一の直流電圧出力
端子５４とを有し、第１図に示したVTRの受信
部２に第１のリモート制御ユニツト１に代つて伝
送ライン３，４で結合されるものである。即ちこ
の第２のリモート制御ユニツト４５は代表的なモ
ードのみをリモート制御するためのものであり、
大幅に簡略化及び小型化されたものである。

次に、この装置でVTRを制御する方法につい
て述べる。今、第１図に示す如く第１のリモート
制御ユニツト１をVTRの受信部２に結合して遠
隔操作する場合に於いて、停止モードスイツチを
操作すると、停止データ発生回路５から停止デー
タ〔0000〕が発生すると共に、アドレス信号発生
回路１４から停止データを書き込むためのアドレ
ス１を示す〔0000〕のアドレス信号が発生する。
クロツク信号発生器１３からは第３図Ａに示す如
く交互に低レベルＬ信号と高レベルＨ信号とが発
生し、このクロツク信号に基づいてマルチプレク
サ１５は低レベル期間T_Lにアドレス信号発生回
路１４を出力端子１６に接続し、高レベル期間
T_Hにデータ信号発生部１２の出力ラインを出力
端子１６に接続する。従つて、４ビツトの信号伝
送ライン３によつてアドレス信号とデータが第３
図Ｂに示す如くクロツク信号に同期して時分割伝
送される。一方、クロツク信号は独立の伝送ライ
ン４でVTRの受信部２の入力端子１９に送られ、
アドレス検出ラツチ２０の制御に利用される。即
ちアドレス検出ラツチ２０はクロツク信号の低レ
ベルに応答して入力端子１８の信号を読み込む。
クロツク信号の低レベル期間T_Lには送信側から
アドレス信号のみが伝送されているので、アドレ
ス検出ラツチ２０がデータを読み取ることはな
く、アドレス信号のみを読み取る。今、停止デー
タの伝送のために、アドレス１を指定するための
信号〔0000〕が送出されているので、アドレス検
出ラツチ２０は〔0000〕を保持し、アドレスデコ
ーダ２４からアドレス１のデータメモリ２１を書
き込み可能状態にするアドレス制御信号が発生す
る。データメモリ２１がデータ書き込み可能に制
御された状態で、クロツク信号の高レベル期間
T_Hに停止データ〔0000〕が伝送されてくると、
パルス幅変換回路２５から与えられる第３図Ｃの
クロツクパルスの後縁時点t₃に同期してデータが
メモリ２１に書き込まれる。今、メモリ２１にこ
れまでプレイデータ〔0011〕が書き込まれていた
とすれば、これがクリアされて停止データが書き
込まれる。そして、同時に停止データがメモリ２
１から読み出され、停止デコーダ３０が停止デー
タに応答して停止プランジヤソレノイド３７をオ
ンにする出力を発生し、VTRは停止モードとな
る。

次に早送りモードを設定する場合には、早送り
モード設定スイツチの操作によつて早送りデータ
発生回路６から早送りデータ〔0001〕を発生さ
せ、同時にアドレス信号発生回路１４から早送り
データをアドレス１に書き込むためのアドレス信
号〔0000〕を発生させる。これにより、停止モー
ド時と同様に早送りデータとそのアドレス信号と
が時分割で伝送され、アドレス１のデータメモリ
２１に停止データに代つてデータが書き込まれ、
これが読み出されて早送りプランジヤソレノイド
３８が動作し、早送りモードとなる。なお、デー
タ信号発生部１２に於いて任意の１つのデータ発
生回路が選択されると、他のデータ発生回路はリ
セツトされる。従つて同時に２つのデータが発生
することはない。

巻戻し、プレイ、記録、サーチ（検索）モード
を設定する場合にも、前述の停止及び早送りモー
ドと同様な動作となり、夫々アドレス１のデータ
メモリ２１が指定され、このメモリ２１に今まで
の古いデータに代つて夫々のデータが書き込ま
れ、夫々のモードが設定される。

次に、サーチモードに於いて速度を変える場合
について述べる。今、サーチデータ発生回路１０
にてサーチモードの操作を行うと、アドレス１の
データメモリ２１にサーチデータ〔0101〕が書き
込まれる。この装置ではサーチ速度を指定する必
要があるので、サーチモード設定の前又は後に、
例えばサーチ速度ａモード設定スイツチを操作
し、サーチ速度ａデータ発生回路１１ａから速度
ａを示すデータ〔0000〕を送出させる。同時にア
ドレス信号発生回路１４からアドレス２のデータ
メモリ２２を指定するためのアドレス信号
〔0001〕を発生させる。これにより、速度ａデー
タとそのアドレス信号が時分割伝送され、アドレ
ス２のデータメモリ２２に速度ａデータ〔0000〕
が書き込まれる。そして、このデータがメモリ２
２から読み出され、速度ａデコーダ３６ａがこれ
に応答してテープ速度ａが設定される。アドレス
１のデータメモリ２１にサーチデータが書き込ま
れているとすれば、サーチプランジヤソレノイド
４２も動作しているので、速度ａのサーチが行わ
れる。

速度ｂでサーチを行う場合も、同様に速度ｂの
データ〔0001〕がアドレス２のデータメモリ２２
に書き込まれ、このメモリ２２の出力が速度ｂの
デコーダ３６ｂでデコードされ、速度ｂのプラン
ジヤソレノイド４４が動作し、速度ｂのサーチ状
態となる。

VTRを複雑に制御する必要のない場合には、
第２図に示す第２のリモート制御ユニツト４５を
VTRの受信部２に結合する。即ち第１及び第２
のリモート制御ユニツト１，４５は伝送ライン
３，４に対して着脱自在に構成されているので、
第１図の第１のリモート制御ユニツト１を取り除
き、ここに第２のリモート制御ユニツト４５を結
合する。第２のリモート制御ユニツト４５にはク
ロツク信号発生器が含まれておらず、その代りに
伝送ライン４に結合される直流電圧発生回路５２
が含まれているので、クロツク信号の代りに第４
図Ａに示す如く高レベルの直流電圧が伝送され
る。このため、受信部２に於けるアドレス検出ラ
ツチ２０に常に高レベル信号が付与され、このラ
ツチ２０にデータが書き込まれることが禁止され
る。またクロツク信号に代つて直流電圧が供給さ
れるためにクロツクパルス検出回路２６からはパ
ルス検出出力が得られず、低レベル出力状態とな
る。そして、この低レベル出力がアドレス検出ラ
ツチ２０に入力し、アドレス検出ラツチ２０がア
ドレス信号〔0000〕を固定保持した状態となる。
即ちアドレス１のメモリ２１を指定するアドレス
信号を保持した状態となる。この結果、アドレス
デコーダ２４の出力でアドレス１のデータメモリ
２１がデータ書き込み可能状態に制御される。

パルス検出回路２６の低レベル出力は、アドレ
ス２のデータメモリ２２及びアドレスＮのデータ
メモリ２３にもプリセツト信号又はリセツト信号
として付与され、データメモリ２２，２３から例
えば〔0000〕のような特定データが出力される
か、又は無出力状態となる。

上述の如くアドレス１のデータメモリ２１のみ
が直流電圧に基づいてアドレス指定された状態
で、例えばプレイモード設定スイツチを操作して
第４図Ｂに示す如くt₁〜t₂期間でプレイデータ発
生回路４９から〔0011〕のプレイデータを発生さ
せると、これが伝送ライン３によつて受信部２の
入力端子１８に送られ、t₁でトリガされるパルス
幅変換回路２５の出力がクロツクとしてアドレス
１のデータメモリ２１に供給された時点でデータ
の書き込みのみが行われ、同時に読み出されてプ
レイデコーダ３３に送られ、プレイプランジヤソ
レノイド４０が駆動される。次に、第４図Ｂのt₂
時点で停止モードを設定し、停止データ発生回路
４６から〔0000〕の停止データを発生させると、
これがアドレス１のデータメモリ２１に送られ
る。この際、メモリ２１の出力データＡと入力デ
ータＢとの間に差が生じるので、比較回路２９か
ら不一致を示す高レベル出力が発生し、これが
ANDゲート２８とORゲート５５とを通つてメモ
リ２１の書き込みクロツクとなり、データの書き
込みが行われる。即ちプレイデータに代つて停止
データが書き込まれる。これにより、停止プラン
ジヤソレノイド３７が動作し、停止モードにな
る。上記以外の早送りモード、巻戻しモード、記
録モードも同様に設定される。

上述から明らかなように本実施例の方式には次
の利点がある。

(a) 同一伝送ラインを使用してクロツク信号の低
レベル期間にアドレス信号を送り、高レベル期
間にデータ信号を送つているので、少ない伝送
ラインで多くの情報伝送が可能になる。

(b) アドレス信号とデータ信号との時分割伝送を
クロツク信号の低レベルと高レベルとによつて
制御するので、制御系が簡単になる。

(c) クロツク信号の低レベル期間にアドレス信号
を検出するように構成されているので、第２の
リモート制御ユニツト４５を使用し、直流高レ
ベル信号を供給すると、アドレス検出ラツチ２
０がデータを読み込むことを自動的に停止す
る。従つて、第１のリモート制御ユニツト１と
第２のリモート制御ユニツト４５とを区別する
ための制御を容易に達成することが出来る。

以上、本発明の実施例について述べたが、本発
明はこれに限定されるものではなく、更に変形可
能なものである。例えば、VTR以外の装置にも
適用可能である。また伝送ライン３，４を無線と
する場合にも適用可能である。また、実施例では
第２のリモート制御ユニツト４５を使用する際
に、アドレス１のデータメモリ２１を特定メモリ
としたが、データメモリ２２又は２３を特定メモ
リとして選択し、ここにデータを書き込んでもよ
い。また、クロツク信号発生器１３を受信部２に
設け、送信部にクロツク信号を送つてもよい。ま
た高レベル期間にアドレス信号を伝送し、低レベ
ル期間にデータ信号を伝送するようにしてもよ
い。また受信部２からユニツト１，４５にチエツ
ク信号等を同様な方式で送るようにしてもよい。

【図面の簡単な説明】

第１図は本発明の実施例に係わるVTRの情報
伝送方式を示すブロツク図、第２図は第２のリモ
ート制御ユニツトを示すブロツク図、第３図はク
ロツク信号に同期した伝送を示す波形図、第４図
は直流電圧の制御による伝送を示す波形図であ
る。なお、図面に用いられている符号に於いて、１
は第１のリモート制御ユニツト、２は受信部、３
は信号伝送ライン、４は制御信号伝送ライン、１
２はデータ信号発生部、１３はクロツク信号発生
器、１４はアドレス信号発生回路、１５はマルチ
プレクサ、２０はアドレス検出ラツチ、２１，２
２，２３はデータメモリ、２４はアドレスデコー
ダ、２５はパルス幅変換回路、２６はクロツクパ
ルス検出回路、４５は第２のリモート制御ユニツ
ト、５１はデータ信号発生部、５２は直流電圧発
生回路である。

Claims

【特許請求の範囲】１異なるアドレスを持つ複数のメモリ２１〜２
３を有する受信部２と、前記受信部２にデータ信
号とアドレス信号と制御信号とを伝送する第１の
ユニツト１と、前記受信部２にデータ信号とメモ
リ指定信号とを伝送する第２のユニツト４５との
組み合せから成り、前記受信部２に前記第１のユ
ニツト１と前記第２のユニツト４５を択一的に接
続するように構成された情報伝送装置であつて、前記受信部２は、前記複数のメモリ２１〜２３
に接続された第１の入力端子１８と、第２の入力
端子１９と、前記制御信号と前記メモリ指定信号
とを判別するために前記第２の入力端子１９に接
続されている判別回路２６と、前記第１の入力端
子と前記判別回路２６と前記複数のメモリ２１〜
２３とに接続されており、前記判別回路２６で前
記制御信号が検出された時には前記第１のユニツ
ト１から与えられる前記アドレス信号に対応する
メモリ２１〜２３を書き込み可能状態に制御し且
つこのアドレス信号に対応するメモリ２１〜２３
にデータを書き込み、前記判別回路２６から前記
メモリ指定信号が検出された時には前記複数のメ
モリ２１〜２３から選択された特定のメモリにデ
ータを書き込むようにメモリ２１〜２３を制御す
るメモリ制御回路とを有し、前記第１のユニツト１は、互いに内容の異なる
多数の第１のデータ信号を選択的に発生する第１
のデータ信号発生部１２と、前記制御信号として
第１の電圧レベル期間と第２の電圧レベル期間と
を交互に有する信号を発生する制御信号発生器１
３と、前記アドレス信号として前記第１のデータ
信号を書き込むべき前記メモリ２１〜２３のアド
レスを示す信号を発生するアドレス信号発生回路
１４と、前記第１のデータ信号発生部１２と前記
アドレス信号発生回路１４と前記制御信号発生器
１３とに接続されており、前記制御信号の前記第
１の電圧レベルに応答して前記アドレス信号を出
力し、前記第２の電圧レベルに応答して前記第１
のデータ信号を出力することによつて時分割多重
信号を形成する時分割多重化手段と、前記時分割
多重化手段に接続されており且つ前記受信部２の
前記第１の入力端子１８に選択的に接続される時
分割多重信号出力端子１６と、前記制御信号発生
器１３に接続されており且つ前記受信部２の前記
第２の入力端子１９に選択的に接続される制御信
号出力端子１７とを有し、前記第２のユニツト４５は、前記第１のユニツ
ト１よりは少ない数であつて互いに内容が異なる
複数の第２のデータ信号を発生する第２のデータ
信号発生部５１と、前記第２のデータ信号発生部
５１に接続されており且つ前記受信部２の前記第
１の入力端子１８に選択的に接続されるデータ出
力端子５３と、前記複数のメモリ２１〜２３から
選択された前記特定のメモリを指定する前記メモ
リ指定信号を発生する前記メモリ指定信号発生回
路５２と、前記メモリ指定信号発生回路５２に接
続されており且つ前記受信部２の前記第２の入力
端子１９に選択的に接続されるメモリ指定信号出
力端子１７とを有していることを特徴とする情報
伝送装置。