JPS63217841A - パリテイチエツク回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 複数チャネルのデータの多重、分離、入れ換えをフレー
ム単位で行うデータ処理部のパリティチェックを、パリ
ティ演算範囲を示す信号の発生回路なしに簡単な回路で
可能とする。

〔産業上の利用分野〕

本発明はデータの多重、分離、入れ換えをフレーム単位
で行うデータ処理部のパリティチェック回路に関する。

〔従来の技術〕

複数チャネルのデータをフレーム単位で多重化したり、
成るチャネルのデータを他の複数チャネルのデータフレ
ームに振り分けてチャネル数を変換するようなデータ処
理部では、従来第３図に示すようなパリティチェック回
路を付加してデータ処理上のパリティエラーを監視して
いる。同図において１はデータ処理部、２ａはその入力
データからパリティを発生する回路、２ｂは出力データ
からパリティを発生する回路、３は回路２ｂのパリティ
演算範囲を指定するパリティ演算パルス発生回路、４は
パリティ発生回路２ａ、２ｂの出力を比較して不一致の
ときパリティエラー検出信号を出す比較器である。

データ処理部１はｎチャネル（ｎ＝１．　２．　３・・
・・・・）の入力データ各１フレームをｍチャネル（ｍ
＝１．２．３・・・・・・）の出力データ１フレームに
変換する等の処理をする。例えばｎ＞１、ｍ＝１で多重
、ｒｌ”’１．ｍ＞ｌで分離、ｎ≠ｍ＞１で入れ換えを
する。

この回路では、パリティ発生回路２ａは入力データの１
フレーム毎にパリティピントを発生すればよい。これに
対しパリティ発生回路２ｂは、データ処理部１の処理内
容に応じて入力データとは異なる形態となった出力デー
タから、入力側のパリティ発生回路２ａが発生するパリ
ティビットに対応するパリティビットを発生しなければ
ならないので、パリティ演算をするデータの区切りを知
らせてもらう必要がある。パリティ演算パルス発生回路
３はこのためのもので、その出力はチャネルパルス等と
呼ばれる。

第４図は２ＭＨｚのデータ４チヤネルＣＨＩ〜ＣＨ４を
８　Ｍ　Ｈｚのデータ１チヤネルに多重化する処理の説
明図である。この様な場合、入力側のパリティ発生回路
２ａは各チャネルの１フレームのデータに含まれる“１
”のビット数の奇偶に応じた水平パリティを発生する。

そして、出力側のパリティ発生回路２ｂは出力データ１
フレームのうちチャネルパルスで指示される範囲の水平
パリティを発生する。比較回路４はパリティ発生回路２
ａからの４チャネル分のパリティビット（４ビツト）と
パリティ発生回路２ｂからの１フレ一ム分のパリティビ
ット（これも４ビツト）をビット対応で比較してパリテ
ィエラーを検出する。

〔発明が解決しようとする問題点〕

上述したように入力側のパリティ発生回路２ａは各チャ
ネルのフレームをフレーム同期符号から識別できるが、
出力側のパリティ発生回路２ｂは１フレーム内の区分を
チャネルパルスがないと識別できないので、パリティ演
算パルス発生回路３が不可欠である。

しかも、このパリティ演算パルス発生回路３はデータ処
理部１の処理内容に応じて異なる回路形式をとらなけれ
ばならないので、汎用性はない。

例えば、第５図のように６ＭＨ２のデータ５チヤネルＣ
ＨＩ　〜ＣＨ５を８　Ｍ　Ｈｚのデータ４チヤネルＣＨ
Ｉ〜ＣＨ４に変換する場合、６　Ｍ　Ｈｚのデータを８
ＭＨｚに速度変換したとき生ずる入力データ４チヤネル
ＣＨＩ〜ＣＨ４の各空きスロット（８−６＝２ＭＩ（区
分ある）に第５チヤネルＣＨ５のデータを４分割して振
り分ける処理をする。

従って１．この場合のチャネルパルスはチャネル１〜４
についてはそのま＼、但し図示のように各５番目を除い
たもの、そしてチャネル５については８ＭＨｚ側の各チ
ャネルの５番目をとるものとなり、第４図の場合とは全
く異なるものとなり、かなり複雑になる。

被監視回路（データ処理部１など）でのデータ処理内容
が時間的に変わる場合もあるが、この場合はパリティ演
算パルス発生回路の構成が難しく、パリティ監視が困難
であった。

本発明は上述したパリティ演算パルス発生回路３を用い
ることなく、データ処理部１のパリティチェックを行え
るようにするものである。

〔問題点を解決するための手段〕

第１図は本発明の基本構成図で、１はデータ処理部（被
監視回路）、２１ａ、２１ｂは入出力側の垂直パリティ
発生回路、２２ａ、２２ｂは入出力側の水平パリティ発
生回路、４は比較回路である。

〔作用〕

垂直パリティ発生回路２１ａ、２１ｂは複数チャネルの
データの対応するビットに含まれる１の奇偶に応じたパ
リティビットを発生する。水平パリティ発生回路２２ａ
、２２ｂは垂直パリティ発生回路２１ａ、２１ｂが出力
するパリティビット１フレームに含まれる１の奇偶に応
じたパリティビットを発生する。

この様にフレーム内の各チャネルの対応ビットで垂直パ
リティビットを発生し、これらの垂直パリティビットに
対する水平パリティビットをとってこれらを比較回路４
で比較する方式にすれば、データ処理部１がどのような
処理をしても問題はなく、また従来のようなパリティ演
算パルス発生回路３は必要ない。

〔実施例〕

第２図は本発明の一実施例で、データ処理部１は４チヤ
ネルの入力データを１チヤネルに多重化する４−１多重
化回路を例としている。入力側の垂直パリティ発生回路
２１ａは４チヤネルＣＨＩ〜ＣＨ４の入力データの各対
応ビットに対する垂直パリティを発生する。第４図の下
側にこの様子が示されている。水平パリティ発生回路２
２ａはこれらの垂直パリティビット１フレーム分の水平
パリティ　（１ビツト）を発生し、これを比較回路４に
入力する。この比較回路４は排他的論理和ゲートで実現
できる。

一方、出力側ではデータが１チヤネルであるので垂直パ
リティ発生回路２１ｂは省略されており、出力データ１
フレーム分の水平パリティ　（これも１ビツト）が直接
水平パリティ発生回路２２ｂで発生され、比較回路４で
入力側のものと比較される。

データ処理部１の処理内容が時間的に変わる場合でも、
第１図の基本構成があれば全てのケースに対応できる。

〔発明の効果〕

以上述べたように本発明によれば、データの多重、分離
、入れ換えをフレーム単位で行うデータ処理部のパリテ
ィチェックを、パリティ演算パルス発生回路を用いるこ
とな〈実施できる利点がある。

【図面の簡単な説明】

第１図は本発明の基本構成図、 第２図は本発明の実施例を示すブロック図、第３図は従
来のパリティチェック回路のブロック図、 第４図および第５図はデータ処理部の異なる処理を示す
説明図である。

Claims (2)

【特許請求の範囲】
1. （１）ｎチャネル（ｎ＝１、２、３・・・・・・）の入
   力データ１フレームをｍチャネル（ｍ＝１、２、３・・
   ・・・・）の出力データ１フレームに変換するデータ処
   理部（１）のパリティチェック回路において、ｎチャネ
   ルの入力データ１フレームの各対応ビットに対する垂直
   パリティを演算する回路（２１ａ）および該回路が出力
   する垂直パリティビットに対する水平パリテイを演算す
   る回路（２２ａ）と、ｍチャネルの出力データ１フレー
   ムの各対応ビットに対する垂直パリテイを演算する回路
   （２１ｂ）および該回路が出力する垂直パリティに対す
   る水平パリティを演算する回路（２２ｂ）と、両水平パ
   リティ演算回路（２２ａ、２２ｂ）から得られるパリテ
   ィビットを比較してパリティエラーを検出する比較回路
   （４）とを備えることを特徴とするパリティチェック回
   路。
2. （２）出力側はｍ＝１であって、水平パリティ演算回路
   （２２ｂ）のみ設けられることを特徴とする特許請求の
   範囲第１項記載のパリティチェック回路。