JPS632174B2 - - Google Patents
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- JPS632174B2 JPS632174B2 JP55146425A JP14642580A JPS632174B2 JP S632174 B2 JPS632174 B2 JP S632174B2 JP 55146425 A JP55146425 A JP 55146425A JP 14642580 A JP14642580 A JP 14642580A JP S632174 B2 JPS632174 B2 JP S632174B2
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- JP
- Japan
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- decoder
- fet
- transistors
- transistor
- signal
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Links
- 239000000872 buffer Substances 0.000 claims description 23
- 230000004913 activation Effects 0.000 claims description 13
- 238000007599 discharging Methods 0.000 description 9
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 230000003213 activating effect Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
Description
【発明の詳細な説明】
本発明はダイナミツク型のデコーダ回路に関す
る。
る。
集積回路において低消費電力化をはかつたデコ
ーダ回路として、従来からダイナミツク型デコー
ダ及びデコーダ・バツフアが用いられてきた。第
１図ａにその構成を示し、同図ｂにその動作波形
を示す。第１図ａにおいてQ1は、電源Vccと出力
端Ｂとの間に設けられプリチヤージ信号Prで制
御される充電用IG−FET（絶縁ゲート型電界効果
トランジスタ）、Q21〜Q2nは出力端Ｂと接地
GNDとの間に並列に設けられデコーダ入力A11〜
A1nで制御される放電用IG−FET、Q3はソース
側がダイナミツク型デコーダの出力端Ｂに接続さ
れ、ドレイン側がIG−FETQ4のゲートに接続さ
れ、ゲートが電源Vccに接続されたIG−FETで
ある。IG−FET（以下単にトランジスタという）
Q3，Q4でデコーダ・バツフアを構成し、トラン
ジスタQ3のドレイン側にはデコーダ・バツフア
の活性化信号φが与えられ、ソース側は出力Ｏと
なる。また第１図ｂにおいて、“Ｈ”は高論理レ
ベル、“Ｌ”は低論理レベルを示す。
ーダ回路として、従来からダイナミツク型デコー
ダ及びデコーダ・バツフアが用いられてきた。第
１図ａにその構成を示し、同図ｂにその動作波形
を示す。第１図ａにおいてQ1は、電源Vccと出力
端Ｂとの間に設けられプリチヤージ信号Prで制
御される充電用IG−FET（絶縁ゲート型電界効果
トランジスタ）、Q21〜Q2nは出力端Ｂと接地
GNDとの間に並列に設けられデコーダ入力A11〜
A1nで制御される放電用IG−FET、Q3はソース
側がダイナミツク型デコーダの出力端Ｂに接続さ
れ、ドレイン側がIG−FETQ4のゲートに接続さ
れ、ゲートが電源Vccに接続されたIG−FETで
ある。IG−FET（以下単にトランジスタという）
Q3，Q4でデコーダ・バツフアを構成し、トラン
ジスタQ3のドレイン側にはデコーダ・バツフア
の活性化信号φが与えられ、ソース側は出力Ｏと
なる。また第１図ｂにおいて、“Ｈ”は高論理レ
ベル、“Ｌ”は低論理レベルを示す。
ところで上記のような構成では、集積回路の集
積度が増すにつれて、一般に必要なデコーダの数
が増えるが、低消費電力化のためデコーダの数を
減らす工夫として、２個以上のデコーダ・バツフ
アを１個のデコーダに接続し、デコーダ・バツフ
アを活性化する信号を、デコーダ・バツフアに選
択的に加える方式がとられてきた。第２図ａ〜ｃ
にその例を示す。ここでは、第１図ａのトランジ
スタQ3，Q4を４組並列に設けた如き構成である。
第２図ｂの活性化信号発生回路１１は、例えば入
力信号、信号φ等をもとに、例えば第２図ｃの如
き活性化信号φ1〜φ4を形成する。この例の場合、
１個のデコーダに４個のデコーダ・バツフアを接
続し、そのうちの１個のみを活性化することによ
り、１個のデコーダで４個のデコーダの働きをさ
せることができる。またこの例の場合、非選択の
デコーダでは、デコーダ入力が立ち上がつてから
活性化信号が立ち上がるまでに、それにつながる
すべてのデコーダ・バツフアの寄生容量を放電し
なければならない。従つて高速動作をさせるため
には、デコーダの放電用トランジスタQ21〜Q2n
のデイメンジヨンＷ／Ｌ（Ｗはチヤネル幅、Ｌは
チヤネル長）をより大きく設定しなければならな
くなる。一般にダイナミツク回路の消費電力の大
部分は、容量を充電する充電々流によるものであ
るから、上記Ｗ／Ｌの設定は消費電力の増加につ
ながる。またプリチヤージの時には、非選択のデ
コーダはそれにつながる全てのデコーダ・バツフ
アの寄生容量を充電しなければならない。従つて
高速動作をさせるためには、デコーダの充電用ト
ランジスタQ1のＷ／Ｌをより大きく設定しなけ
ればならなくなり、これも消費電力の増加につな
がる。
積度が増すにつれて、一般に必要なデコーダの数
が増えるが、低消費電力化のためデコーダの数を
減らす工夫として、２個以上のデコーダ・バツフ
アを１個のデコーダに接続し、デコーダ・バツフ
アを活性化する信号を、デコーダ・バツフアに選
択的に加える方式がとられてきた。第２図ａ〜ｃ
にその例を示す。ここでは、第１図ａのトランジ
スタQ3，Q4を４組並列に設けた如き構成である。
第２図ｂの活性化信号発生回路１１は、例えば入
力信号、信号φ等をもとに、例えば第２図ｃの如
き活性化信号φ1〜φ4を形成する。この例の場合、
１個のデコーダに４個のデコーダ・バツフアを接
続し、そのうちの１個のみを活性化することによ
り、１個のデコーダで４個のデコーダの働きをさ
せることができる。またこの例の場合、非選択の
デコーダでは、デコーダ入力が立ち上がつてから
活性化信号が立ち上がるまでに、それにつながる
すべてのデコーダ・バツフアの寄生容量を放電し
なければならない。従つて高速動作をさせるため
には、デコーダの放電用トランジスタQ21〜Q2n
のデイメンジヨンＷ／Ｌ（Ｗはチヤネル幅、Ｌは
チヤネル長）をより大きく設定しなければならな
くなる。一般にダイナミツク回路の消費電力の大
部分は、容量を充電する充電々流によるものであ
るから、上記Ｗ／Ｌの設定は消費電力の増加につ
ながる。またプリチヤージの時には、非選択のデ
コーダはそれにつながる全てのデコーダ・バツフ
アの寄生容量を充電しなければならない。従つて
高速動作をさせるためには、デコーダの充電用ト
ランジスタQ1のＷ／Ｌをより大きく設定しなけ
ればならなくなり、これも消費電力の増加につな
がる。
ところで、いま非選択のデコーダについて考え
てみると、仮に第２図で活性化信号φ1のみが立
ち上がる場合、トランジスタQ41は非導通となつ
ていなければならないが、トランジスタQ42〜
Q44は必ずしも非導通になつている必要はない。
従つてトランジスタQ41のゲートにプリチヤージ
された電荷のみ放電し、トランジスタQ42〜Q44
のゲートにプリチヤージされた電荷は放電しない
でおくことができれば、デコーダの充電用トラン
ジスタQ1、放電用トランジスタQ21〜Q2nは４個
のデコーダ・バツフアを充電、放電する代りに、
１個のデコーダ・バツフアのみを充電、放電すれ
ばよいことになり、充電用トランジスタQ1、放
電用トランジスタQ21〜Q2nともにＷ／Ｌを小さ
くすることができ、これは消費電力の低減化につ
ながるものである。また同じ大きさの充電用トラ
ンジスタQ1、放電用トランジスタQ21〜Q2nを用
いるとすれば高速動作が可能になる。
てみると、仮に第２図で活性化信号φ1のみが立
ち上がる場合、トランジスタQ41は非導通となつ
ていなければならないが、トランジスタQ42〜
Q44は必ずしも非導通になつている必要はない。
従つてトランジスタQ41のゲートにプリチヤージ
された電荷のみ放電し、トランジスタQ42〜Q44
のゲートにプリチヤージされた電荷は放電しない
でおくことができれば、デコーダの充電用トラン
ジスタQ1、放電用トランジスタQ21〜Q2nは４個
のデコーダ・バツフアを充電、放電する代りに、
１個のデコーダ・バツフアのみを充電、放電すれ
ばよいことになり、充電用トランジスタQ1、放
電用トランジスタQ21〜Q2nともにＷ／Ｌを小さ
くすることができ、これは消費電力の低減化につ
ながるものである。また同じ大きさの充電用トラ
ンジスタQ1、放電用トランジスタQ21〜Q2nを用
いるとすれば高速動作が可能になる。
本発明は上記実情に鑑みてなされたもので、
IG−FETからなるダイナミツク型デコーダ及び
デコーダ・バツフアにおいて、１個のデコーダに
接続される複数個のデコーダ・バツフアのゲート
を、デコーダ・バツフアを活性化する信号に対応
して選択的に充、放電することにより、低消費電
力化、高速動作を可能とするデコーダ回路を提供
しようとするものである。
IG−FETからなるダイナミツク型デコーダ及び
デコーダ・バツフアにおいて、１個のデコーダに
接続される複数個のデコーダ・バツフアのゲート
を、デコーダ・バツフアを活性化する信号に対応
して選択的に充、放電することにより、低消費電
力化、高速動作を可能とするデコーダ回路を提供
しようとするものである。
以下図面を参照して本発明の一実施例を説明す
る。第３図ａ〜ｃは同実施例を示すものである
が、これは第２図ａ〜ｃと対応させた場合の例で
あるから、対応個所には同一符号を付して説明を
省略し、特徴とする点のみ説明する。本実施例の
特徴は、デコーダ・バツフアのトランジスタQ31
〜Q34のゲート入力に、第３図ｂの制御信号発生
回路２１で得られる制御信号φ11〜φ14を用いた点
である。
る。第３図ａ〜ｃは同実施例を示すものである
が、これは第２図ａ〜ｃと対応させた場合の例で
あるから、対応個所には同一符号を付して説明を
省略し、特徴とする点のみ説明する。本実施例の
特徴は、デコーダ・バツフアのトランジスタQ31
〜Q34のゲート入力に、第３図ｂの制御信号発生
回路２１で得られる制御信号φ11〜φ14を用いた点
である。
第３図において、初期状態では制御信号φ11〜
φ14は全て電源電圧Vccに等しいレベル（高レベ
ル）である。いま非選択のデコーダについて、活
性化信号φ1のみが立ち上がる場合を考える。こ
の場合デコーダが放電する時に、同時に活性化信
号が加わらないデコーダ・バツフアを制御する信
号φ12〜φ14が低レベルになるようにする。活性化
信号が加わるデコーダ・バツフアを制御する信号
φ11は、電源Vccのレベル（高レベル）を保つよ
うにする。これは、第３図ｂに示す如く活性化信
号発生回路１１の入力信号と同じ信号を、制御信
号発生回路２１に入力することにより容易に実現
できる。また初期状態では、ノードＢの電位は
“Vcc−Vth”（VthはトランジスタQ1のスレツシ
ヨルド電圧）であるから、デコーダが放電する際
に、トランジスタQ32〜Q34を非導通の状態に保
つことは容易にできる。従つてデコーダの放電用
トランジスタQ21〜Q2nは、トランジスタQ41のゲ
ートの電荷のみ放電すればよいことになる。また
デコーダがプリチヤージの状態になるときには、
トランジスタQ42〜Q44のゲートには電荷が放電
されずに残つているのであるから、トランジスタ
Q41のゲートのみ充電すればよいことになる。こ
のようにして、デコーダ・バツフアを充電する充
電々流が小さくなると共に、デコーダの充電用ト
ランジスタQ1、放電用トランジスタQ21〜Q2nの
Ｗ／Ｌを小さくできることにより、充電用トラン
ジスタ、放電用トランジスタのゲートを充電する
充電々流が小さくなるのであるから、消費電力を
低減することが可能になる。また同じ大きさの充
電用トランジスタ、放電用トランジスタを用いる
とすれば、高速動作が可能になる。
φ14は全て電源電圧Vccに等しいレベル（高レベ
ル）である。いま非選択のデコーダについて、活
性化信号φ1のみが立ち上がる場合を考える。こ
の場合デコーダが放電する時に、同時に活性化信
号が加わらないデコーダ・バツフアを制御する信
号φ12〜φ14が低レベルになるようにする。活性化
信号が加わるデコーダ・バツフアを制御する信号
φ11は、電源Vccのレベル（高レベル）を保つよ
うにする。これは、第３図ｂに示す如く活性化信
号発生回路１１の入力信号と同じ信号を、制御信
号発生回路２１に入力することにより容易に実現
できる。また初期状態では、ノードＢの電位は
“Vcc−Vth”（VthはトランジスタQ1のスレツシ
ヨルド電圧）であるから、デコーダが放電する際
に、トランジスタQ32〜Q34を非導通の状態に保
つことは容易にできる。従つてデコーダの放電用
トランジスタQ21〜Q2nは、トランジスタQ41のゲ
ートの電荷のみ放電すればよいことになる。また
デコーダがプリチヤージの状態になるときには、
トランジスタQ42〜Q44のゲートには電荷が放電
されずに残つているのであるから、トランジスタ
Q41のゲートのみ充電すればよいことになる。こ
のようにして、デコーダ・バツフアを充電する充
電々流が小さくなると共に、デコーダの充電用ト
ランジスタQ1、放電用トランジスタQ21〜Q2nの
Ｗ／Ｌを小さくできることにより、充電用トラン
ジスタ、放電用トランジスタのゲートを充電する
充電々流が小さくなるのであるから、消費電力を
低減することが可能になる。また同じ大きさの充
電用トランジスタ、放電用トランジスタを用いる
とすれば、高速動作が可能になる。
ここで、一般にトランジスタQ31〜Q34のＷ／
Ｌは、トランジスタQ41〜Q44のＷ／Ｌに比べて
かなり小さなもので充分であるから、上記の制御
信号発生回路において消費する電力は、充分に小
さくできるものである。
Ｌは、トランジスタQ41〜Q44のＷ／Ｌに比べて
かなり小さなもので充分であるから、上記の制御
信号発生回路において消費する電力は、充分に小
さくできるものである。
なお本発明は上記実施例のみに限定されるもの
ではなく、種々の応用が可能である。例えば上記
の場合、制御信号φ11〜φ14の高レベルは電源電圧
Vccであるとしたが、トランジスタの大きさを適
当に選ぶことにより、高レベルは必ずしもVccで
なくても等価の動作は可能である。また第３図ｂ
等の入力信号としては、或る入力をデコードして
目的の１つを選ぶような信号を用いることができ
る。また実施例では、Ｎチヤネル型トランジスタ
を用いたデコーダ回路につき説明したが、電源及
び信号の極性を変えることにより、Ｐチヤネル型
トランジスタを用いたデコーダ回路にも適用でき
る。
ではなく、種々の応用が可能である。例えば上記
の場合、制御信号φ11〜φ14の高レベルは電源電圧
Vccであるとしたが、トランジスタの大きさを適
当に選ぶことにより、高レベルは必ずしもVccで
なくても等価の動作は可能である。また第３図ｂ
等の入力信号としては、或る入力をデコードして
目的の１つを選ぶような信号を用いることができ
る。また実施例では、Ｎチヤネル型トランジスタ
を用いたデコーダ回路につき説明したが、電源及
び信号の極性を変えることにより、Ｐチヤネル型
トランジスタを用いたデコーダ回路にも適用でき
る。
以上説明した如く本発明によれば、デコーダ・
バツフアの充、放電数を減少させ、充、放電用ト
ランジスタのＷ／Ｌを小さく設定できるので、低
消費電力化、高速化が可能となるデコーダ回路が
提供できるものである。
バツフアの充、放電数を減少させ、充、放電用ト
ランジスタのＷ／Ｌを小さく設定できるので、低
消費電力化、高速化が可能となるデコーダ回路が
提供できるものである。
第１図ａは従来のダイナミツク型デコーダ及び
デコーダ・バツフア回路図、同図ｂは同図ａの信
号波形図、第２図ａは第１図ａを改良したダイナ
ミツク型デコーダ及びデコーダ・バツフア回路
図、同図ｂは同図ａの活性化信号発生部の構成
図、同図ｃは同図ａ，ｂの信号波形図、第３図ａ
は本発明の一実施例の回路図、同図ｂは同図ａの
活性化及び制御信号発生部の構成図、同図ｃは同
図ａ，ｂの信号波形図である。 １１……活性化信号発生回路、２１……制御信
号発生回路、Q1……充電用トランジスタ（第１
のIG−FET）、Q21〜Q2n……放電用トランジスタ
（第２のIG−FET）、Q31〜Q34……第３のIG−
FET、Q41〜Q44……第４のIG−FET、Ｂ……出
力端、Vcc……電源。
デコーダ・バツフア回路図、同図ｂは同図ａの信
号波形図、第２図ａは第１図ａを改良したダイナ
ミツク型デコーダ及びデコーダ・バツフア回路
図、同図ｂは同図ａの活性化信号発生部の構成
図、同図ｃは同図ａ，ｂの信号波形図、第３図ａ
は本発明の一実施例の回路図、同図ｂは同図ａの
活性化及び制御信号発生部の構成図、同図ｃは同
図ａ，ｂの信号波形図である。 １１……活性化信号発生回路、２１……制御信
号発生回路、Q1……充電用トランジスタ（第１
のIG−FET）、Q21〜Q2n……放電用トランジスタ
（第２のIG−FET）、Q31〜Q34……第３のIG−
FET、Q41〜Q44……第４のIG−FET、Ｂ……出
力端、Vcc……電源。
Claims (1)
- １ 出力端にプリチヤージ電荷を与える第１の
IG−FET、及び前記出力端の電荷を放出する各
第２のIG−FETを有するダイナミツク型デコー
ダと、該デコーダの出力端に並列接続される各第
３のIG−FET、該IG−FETのソース、ドレイン
を介してそれぞれ制御される活性化信号を伝える
各第４のIG−FET、及び前記各第３のIG−FET
のうち１個のみオンさせ、他をオフさせる手段を
有するデコーダ・バツフアとを具備し、前記各第
４のIG−FETのゲートの電荷を、前記デコー
ダ・バツフアを活性化する信号にそれぞれ対応し
て活性化するもののみ充電または放電させること
を特徴とするデコーダ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14642580A JPS5769931A (en) | 1980-10-20 | 1980-10-20 | Decoder circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14642580A JPS5769931A (en) | 1980-10-20 | 1980-10-20 | Decoder circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5769931A JPS5769931A (en) | 1982-04-30 |
| JPS632174B2 true JPS632174B2 (ja) | 1988-01-18 |
Family
ID=15407385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14642580A Granted JPS5769931A (en) | 1980-10-20 | 1980-10-20 | Decoder circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5769931A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03125270U (ja) * | 1990-03-31 | 1991-12-18 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4971860A (ja) * | 1972-11-10 | 1974-07-11 | ||
| JPS51147949A (en) * | 1975-06-13 | 1976-12-18 | Fujitsu Ltd | Address inverter circuit |
| JPS533160A (en) * | 1976-06-30 | 1978-01-12 | Oki Electric Ind Co Ltd | Gate circuit |
| JPS5337338A (en) * | 1976-07-02 | 1978-04-06 | Toko Inc | Dynamic decoding circuit |
-
1980
- 1980-10-20 JP JP14642580A patent/JPS5769931A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4971860A (ja) * | 1972-11-10 | 1974-07-11 | ||
| JPS51147949A (en) * | 1975-06-13 | 1976-12-18 | Fujitsu Ltd | Address inverter circuit |
| JPS533160A (en) * | 1976-06-30 | 1978-01-12 | Oki Electric Ind Co Ltd | Gate circuit |
| JPS5337338A (en) * | 1976-07-02 | 1978-04-06 | Toko Inc | Dynamic decoding circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03125270U (ja) * | 1990-03-31 | 1991-12-18 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5769931A (en) | 1982-04-30 |
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