JPS63216131A - 多値演算回路 - Google Patents
多値演算回路Info
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- JPS63216131A JPS63216131A JP62049278A JP4927887A JPS63216131A JP S63216131 A JPS63216131 A JP S63216131A JP 62049278 A JP62049278 A JP 62049278A JP 4927887 A JP4927887 A JP 4927887A JP S63216131 A JPS63216131 A JP S63216131A
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明は、ＶＬＳＩ技術を背景として発展を遂げてい
る、ディジタルシステムの飛躍的性能向上が期待できる
サイン・ディジット数基（ＳｉｇｎｅｄＤｉｇｉｔ数系
、以下ＳＤ数系と略すンに基づく基本回路ならびに演算
回路に関し、特にＣＭＯＳデバイスで構成した電流源回
路ならびに多値演算回路に関する。
る、ディジタルシステムの飛躍的性能向上が期待できる
サイン・ディジット数基（ＳｉｇｎｅｄＤｉｇｉｔ数系
、以下ＳＤ数系と略すンに基づく基本回路ならびに演算
回路に関し、特にＣＭＯＳデバイスで構成した電流源回
路ならびに多値演算回路に関する。
従来の技術
ＳＤ数系は、高精度の並列算術演算を高速に実行できる
数表現として知られているが、冗長表現であること、多
値表現であることから、実際にこれまでの２値のハード
ウェアで実現した場合、その特長を十分に引き出すのが
難しがった。
数表現として知られているが、冗長表現であること、多
値表現であることから、実際にこれまでの２値のハード
ウェアで実現した場合、その特長を十分に引き出すのが
難しがった。
一方、従来の多値の演算回路の構成は、多値のレベルを
電圧の大小として表現するもので、ルベルのノイズマー
ジンが少なくなり、２値の様な安定な動作は難しい。
電圧の大小として表現するもので、ルベルのノイズマー
ジンが少なくなり、２値の様な安定な動作は難しい。
電圧を分割する代シに電流を加算していく多値演算回路
については、提案されており、この回路は多値のレベル
を単位電流の数に対応させたもので、単位電流の大きさ
をノイズマージンを充分とって設定すれば、安定な多値
レベルを得ることができる。
については、提案されており、この回路は多値のレベル
を単位電流の数に対応させたもので、単位電流の大きさ
をノイズマージンを充分とって設定すれば、安定な多値
レベルを得ることができる。
ところで、乗算器等の回路を多値論理にもとづく回路で
構成すると回路素子数及び回路間の相互配線数が大幅に
削減され、データの通過するゲート段数も短かくでき、
演算速度を向上することができる。特に高ビットになれ
ばなるだけＳＤ数系演算の利点が生かされ、ゲート段数
が大幅に減少するとともに構成素子数も減少する。
構成すると回路素子数及び回路間の相互配線数が大幅に
削減され、データの通過するゲート段数も短かくでき、
演算速度を向上することができる。特に高ビットになれ
ばなるだけＳＤ数系演算の利点が生かされ、ゲート段数
が大幅に減少するとともに構成素子数も減少する。
発明が解決しようとする問題点
上記電流加算モードの多値演算回路を半導体集積回路に
するには、安定な定電流回路でしかもこれを多数使用す
ることが必要となり、簡単な構成の回路が望まれる。Ｅ
ＣＬ回路は抵抗とバイポーラトランジスタで安定な定電
流回路を構成できるが、常時、電流を流す必要からＩＣ
の電力を小さくできない。又バイポーラデバイスでは素
子が複雑で集積度をあまり上げることができない。一方
、従来のＭＯＩＩＣである、ｎチャネル、Ｐチャネル、
ＣＭＯＳデバイスでは集積度を上げることが容易である
が、安定な定電流回路を一体化することは困難であった
。Ｍ ＯＳ ｌ−ランジスタのゲートをＩＣの外部に取
り出して、定電圧バイアスを印加して、一定電流を流す
ことも考えられるが、多数のゲートにバイアス電圧を加
えることは、回路を複雑にし、ノイズマージンも小さく
なり、安定な定電流を得ることは難しい。
するには、安定な定電流回路でしかもこれを多数使用す
ることが必要となり、簡単な構成の回路が望まれる。Ｅ
ＣＬ回路は抵抗とバイポーラトランジスタで安定な定電
流回路を構成できるが、常時、電流を流す必要からＩＣ
の電力を小さくできない。又バイポーラデバイスでは素
子が複雑で集積度をあまり上げることができない。一方
、従来のＭＯＩＩＣである、ｎチャネル、Ｐチャネル、
ＣＭＯＳデバイスでは集積度を上げることが容易である
が、安定な定電流回路を一体化することは困難であった
。Ｍ ＯＳ ｌ−ランジスタのゲートをＩＣの外部に取
り出して、定電圧バイアスを印加して、一定電流を流す
ことも考えられるが、多数のゲートにバイアス電圧を加
えることは、回路を複雑にし、ノイズマージンも小さく
なり、安定な定電流を得ることは難しい。
こうした理由で、回路規模の大きい乗算器等を構成する
ことは困難であった。本発明はこうした従来の欠点に鑑
み考案されたもので、演算速度を向上し、しかも集積回
路の占有面積を大幅に縮小した多値演算回路を提供する
ものである。
ことは困難であった。本発明はこうした従来の欠点に鑑
み考案されたもので、演算速度を向上し、しかも集積回
路の占有面積を大幅に縮小した多値演算回路を提供する
ものである。
問題点を解決するだめの手段
本発明は、デプレッション形の第１のＭＯＳトランジス
タのゲート、ソースが接続されかつこれらが電源線又は
接地線に接続され、このトランジスタのドレインに第２
のスイッチング用トランジスタのソースを接続し、この
ゲートに入力される信号に従って第１のトランジスタで
決定された一定電流が得られることを特徴とする定電流
源回路である。
タのゲート、ソースが接続されかつこれらが電源線又は
接地線に接続され、このトランジスタのドレインに第２
のスイッチング用トランジスタのソースを接続し、この
ゲートに入力される信号に従って第１のトランジスタで
決定された一定電流が得られることを特徴とする定電流
源回路である。
また、本発明は上記第１．第２のトランジスタで構成さ
れた回路の第２のトランジスタのゲートに、第１のトラ
ンジスタと等しい構成の第３のトランジスタのドレイン
を接続すると同時に、この接続点に電流モードの多値信
号を加え、この電圧の高低によって第２のＭＯＳトラン
ジスタのゲートを制御し、スレッショルドを検出するこ
とを特徴とする多値演算回路である。
れた回路の第２のトランジスタのゲートに、第１のトラ
ンジスタと等しい構成の第３のトランジスタのドレイン
を接続すると同時に、この接続点に電流モードの多値信
号を加え、この電圧の高低によって第２のＭＯＳトラン
ジスタのゲートを制御し、スレッショルドを検出するこ
とを特徴とする多値演算回路である。
さらには、双方向入力電流信号の極性を検出し、この信
号でオン、オフされ、かつ互いに逆極性で動作する第１
と第２のトランジスタスイッチと、第１のトランジスタ
スイッチを流れる入力電流が設定された第２の電流を越
える場合には、入力電流から定められた第３の電流を減
じた値の電流を出力し、かつ第４の電流をキャリ信号と
して出力する手段と、第２のトランジスタスイッチを流
れる入力電流が、設定された第６の電流を越える場合に
は、入力電流に定められた第７の電流を加えた値の電流
を出力し、かつ第４の電流と逆極性の第８の電流をキャ
リ信号として出力する手段を有する双方向電流モード多
値フルアダー回路を構成した多値演算回路である。
号でオン、オフされ、かつ互いに逆極性で動作する第１
と第２のトランジスタスイッチと、第１のトランジスタ
スイッチを流れる入力電流が設定された第２の電流を越
える場合には、入力電流から定められた第３の電流を減
じた値の電流を出力し、かつ第４の電流をキャリ信号と
して出力する手段と、第２のトランジスタスイッチを流
れる入力電流が、設定された第６の電流を越える場合に
は、入力電流に定められた第７の電流を加えた値の電流
を出力し、かつ第４の電流と逆極性の第８の電流をキャ
リ信号として出力する手段を有する双方向電流モード多
値フルアダー回路を構成した多値演算回路である。
作用
以上の多値演算回路によれば、これまでの２値の回路に
比べて大幅にゲート数を削減でき、かつ演算速度を向上
できる。またこれまでの電圧レベルを利用した多値演算
回路に比べて、電流加算形の多値演算回路にすることで
、動作マージンの向上がはかれる。
比べて大幅にゲート数を削減でき、かつ演算速度を向上
できる。またこれまでの電圧レベルを利用した多値演算
回路に比べて、電流加算形の多値演算回路にすることで
、動作マージンの向上がはかれる。
また４進ＳＤ数系の演算回路の規則性と素子数の削減及
び、信号の多値符号化に伴う集積回路内部の相互配線数
の削減により、チップサイズを大幅に小さくできる。そ
して定電流の発生にデプレッションＭＯ３を使うため、
多値の論理回路を少ない素子数である。
び、信号の多値符号化に伴う集積回路内部の相互配線数
の削減により、チップサイズを大幅に小さくできる。そ
して定電流の発生にデプレッションＭＯ３を使うため、
多値の論理回路を少ない素子数である。
実施例
ＳＤ数系に基づく電流加算形の基本回路は、定電流源と
その電流をオン、オフするスイッチング回路である。第
１図は定電流源としてデプレッションモードのＭＯＳと
スイッチングデバイスとしてエンハンスメントモードの
ＭＯＳデバイスを組合せた構成である。第１図ａでデプ
レッションＰチャネルＭＯ５（Ｄ−ＰＭＯ８）トランジ
スタ１１は定電流源となる。１２はエンハンスＰチャネ
ルＭＯＳトランジスタでスイッチング素子となる。
その電流をオン、オフするスイッチング回路である。第
１図は定電流源としてデプレッションモードのＭＯＳと
スイッチングデバイスとしてエンハンスメントモードの
ＭＯＳデバイスを組合せた構成である。第１図ａでデプ
レッションＰチャネルＭＯ５（Ｄ−ＰＭＯ８）トランジ
スタ１１は定電流源となる。１２はエンハンスＰチャネ
ルＭＯＳトランジスタでスイッチング素子となる。
定電流源のＤ−ＰＭＯ３１１のゲートは常時ＶＤＤに接
続されてＩｏｓｓ （ゲートをソースに接続したとき
のドレイ／電流）の電流を流すことができる。
続されてＩｏｓｓ （ゲートをソースに接続したとき
のドレイ／電流）の電流を流すことができる。
このゲートはドレインの近くでＶＤＤに接続されるため
ノイズ等の影響も小さく、近接したＭＯＳであれば、Ｉ
Ｄ５Ｓのバラツキも小さいので、安定な定電流源となる
。この電流はスイッチ用ＰＭＯ８１２のゲート電圧信号
Ｗｉｎによってオンオフされ、ド、レインから流し出す
ことができる。同様に第１図すはｎチャネルＭＯ３で構
成した定電流源で、１３はゲートをソースに接続して定
電流源となるｆ７’レッジコンｎチャネルＭＯＳトラン
ジスタ、１４はスイッチング素子となるエンハンスメン
トｎチャネルＭＯ５）う／ジスタである。動作について
は親図と同様である。
ノイズ等の影響も小さく、近接したＭＯＳであれば、Ｉ
Ｄ５Ｓのバラツキも小さいので、安定な定電流源となる
。この電流はスイッチ用ＰＭＯ８１２のゲート電圧信号
Ｗｉｎによってオンオフされ、ド、レインから流し出す
ことができる。同様に第１図すはｎチャネルＭＯ３で構
成した定電流源で、１３はゲートをソースに接続して定
電流源となるｆ７’レッジコンｎチャネルＭＯＳトラン
ジスタ、１４はスイッチング素子となるエンハンスメン
トｎチャネルＭＯ５）う／ジスタである。動作について
は親図と同様である。
第２図は第１図の定電流源を用いたＳＤ数系の多値演算
基本回路となるスレッシタルトデテクタである。第２図
ａで、１１．２１はデプレッション形の定電流源用Ｐ
ＭＯＳ Ｉ−ランジスタで、各々工１と工２の電流を流
すことができる。１２はスイッチング用のＰＭＯＳトラ
ンジスタである。なお、スレッシタルトデテクタの入力
は電流である。入力電流信号ｉ！肩の電流が定電施工１
よシも小さければトランジスタ１２のゲート電圧は高く
、トランジスタ１２はオフのままである。従って定電流
Ｉ２は流れず、化カニＯＵは零である。入力信号上、Ｎ
が定電施工１ よりも大きくなると、トランジスタ１
２のゲート電圧を低下し、ＰＭＯＳ１２はオンする。従
って定電施工２は出力電流ｉ。ＵＴとして出力される。
基本回路となるスレッシタルトデテクタである。第２図
ａで、１１．２１はデプレッション形の定電流源用Ｐ
ＭＯＳ Ｉ−ランジスタで、各々工１と工２の電流を流
すことができる。１２はスイッチング用のＰＭＯＳトラ
ンジスタである。なお、スレッシタルトデテクタの入力
は電流である。入力電流信号ｉ！肩の電流が定電施工１
よシも小さければトランジスタ１２のゲート電圧は高く
、トランジスタ１２はオフのままである。従って定電流
Ｉ２は流れず、化カニＯＵは零である。入力信号上、Ｎ
が定電施工１ よりも大きくなると、トランジスタ１
２のゲート電圧を低下し、ＰＭＯＳ１２はオンする。従
って定電施工２は出力電流ｉ。ＵＴとして出力される。
すなわち、入力電流ｉＩＮが工、よりも大きいか小さい
かが判別され、出力電流１０ＵＴのオン。
かが判別され、出力電流１０ＵＴのオン。
オフがコントロールされる。
第２図すはスレッショルドデテクタの他の実施例である
。２４．２５はデプレッション形の定電流源用ＰＭＯ３
で、各々工１と１２の電流を流すことができる。２６は
スイッチング用のｎＭＯ３である。ｉＩＨの電流が定電
流源工１よシも大きければトランジスタ２６のゲート電
圧は低くなりトランジスタ２６はオフのままである。従
って定電施工２は外部に１０８．として出力される。’
ＩＮが工１ よりも小さいと定電流源の電施工１は外
部に流れ出ないためトランジスタ２６のゲート電圧は高
くなりトランジスタ２６はオンする。このため定電施工
２はトランジスタ２６に流れ込んで’ＯＵＴは出力され
ない。すなわち、入力電流ｉｔＮが工１ より大きけ
ればＩ２の電流出力がなされ、入力電流が工１ よシ
大きいか小さいかの判別ができる。
。２４．２５はデプレッション形の定電流源用ＰＭＯ３
で、各々工１と１２の電流を流すことができる。２６は
スイッチング用のｎＭＯ３である。ｉＩＨの電流が定電
流源工１よシも大きければトランジスタ２６のゲート電
圧は低くなりトランジスタ２６はオフのままである。従
って定電施工２は外部に１０８．として出力される。’
ＩＮが工１ よりも小さいと定電流源の電施工１は外
部に流れ出ないためトランジスタ２６のゲート電圧は高
くなりトランジスタ２６はオンする。このため定電施工
２はトランジスタ２６に流れ込んで’ＯＵＴは出力され
ない。すなわち、入力電流ｉｔＮが工１ より大きけ
ればＩ２の電流出力がなされ、入力電流が工１ よシ
大きいか小さいかの判別ができる。
これらの回路を応用したＳＤ数数乗乗算器実施例を第３
図に示す。この例は４進のＳＤ数系の例でブースのアル
ゴリズムを応用した１６ビツト乗算器である。４進のＳ
Ｄ数系は、各桁がＬ＝（−３゜−２，−１，０，１，２
，３）の値をとる数表現であり、２数！＝（Ｘｎ−＋、
・・・・・・＋ ｘｌ ＋・・・・・・＋ｘＯ）＋Ｙ＝
（Ｙｎ−１，・・・・・・、 ｙｌ 、・・・・・・＋
３’ｇ）の加算は、各桁において次の３つの演算により
実行される。
図に示す。この例は４進のＳＤ数系の例でブースのアル
ゴリズムを応用した１６ビツト乗算器である。４進のＳ
Ｄ数系は、各桁がＬ＝（−３゜−２，−１，０，１，２
，３）の値をとる数表現であり、２数！＝（Ｘｎ−＋、
・・・・・・＋ ｘｌ ＋・・・・・・＋ｘＯ）＋Ｙ＝
（Ｙｎ−１，・・・・・・、 ｙｌ 、・・・・・・＋
３’ｇ）の加算は、各桁において次の３つの演算により
実行される。
Ｚｌ ＝ Ｉ４ ＋ ７１（１）
４０１ ＋ Ｗ、４ ＝ Ｚｘ （２
）Ｓｉ＝Ｗｉ＋Ｃ１−５（３） ただし、Ｚｌ（−６，・・・・・・、６）は入力”ｉ＋
３’１の線形和ｒ ”Ｌ （−２＋・・・・・・、２
）は部分和＋０１（’＋０＋’）はキャリ＋ＳＬは最終
的加算出力である。上式より明らかなように、加算出力
は、語長ｎに無関係にキャリ伝搬１段で決定され、上部
のデジットへのキャリの伝搬がないため、非常に高速の
並列加算が実行できる。
）Ｓｉ＝Ｗｉ＋Ｃ１−５（３） ただし、Ｚｌ（−６，・・・・・・、６）は入力”ｉ＋
３’１の線形和ｒ ”Ｌ （−２＋・・・・・・、２
）は部分和＋０１（’＋０＋’）はキャリ＋ＳＬは最終
的加算出力である。上式より明らかなように、加算出力
は、語長ｎに無関係にキャリ伝搬１段で決定され、上部
のデジットへのキャリの伝搬がないため、非常に高速の
並列加算が実行できる。
３１（３１−１〜３ｌ−４）はブースのアルゴリズムの
エンコーダ、３２（３２−１〜３２−４）は部分積生成
回路、３３（３３−１〜３３−３）はアダー回路で構成
された部分積加算回路、３４はデータＸの入力端子、３
５はデータＹの入力端子、３６は、ＸとＹの乗算結果を
出力する端子である。
エンコーダ、３２（３２−１〜３２−４）は部分積生成
回路、３３（３３−１〜３３−３）はアダー回路で構成
された部分積加算回路、３４はデータＸの入力端子、３
５はデータＹの入力端子、３６は、ＸとＹの乗算結果を
出力する端子である。
エンコーダ３１に入力されたＹのデータはＹｉ−＋ ＋
７１＋ ７４＋＋ ＋ ”Ｉｉ＋２＋ ３’４＋ｓの
６ビツト毎にまとめられ、これらのデータから、部分積
生成回路３２をスイッチングする４つのシフト信号と２
つのコンブリメント信号が作られる。部分積生成回路３
２においては、この例ではエンコーダから得られるｅつ
の制御信号と被乗数Ｘのｘｊ ＋ １ ｒ ｘｊ ＋Ｘ
ｊ １．Ｘｊ ２．Ｘｊ ５の５ビツトから１つの
部分積を生成し、その後電流モード信号としての４進Ｓ
Ｄ数に変換し、出力する。これらの部分積は２行単位で
まとめられ、部分積加算回路３３で、それぞれ加算され
る。それらの加算回路３３の出力は、さらに次段の部分
積加算回路で加算される。
７１＋ ７４＋＋ ＋ ”Ｉｉ＋２＋ ３’４＋ｓの
６ビツト毎にまとめられ、これらのデータから、部分積
生成回路３２をスイッチングする４つのシフト信号と２
つのコンブリメント信号が作られる。部分積生成回路３
２においては、この例ではエンコーダから得られるｅつ
の制御信号と被乗数Ｘのｘｊ ＋ １ ｒ ｘｊ ＋Ｘ
ｊ １．Ｘｊ ２．Ｘｊ ５の５ビツトから１つの
部分積を生成し、その後電流モード信号としての４進Ｓ
Ｄ数に変換し、出力する。これらの部分積は２行単位で
まとめられ、部分積加算回路３３で、それぞれ加算され
る。それらの加算回路３３の出力は、さらに次段の部分
積加算回路で加算される。
このように２進木の構造で部分積加算を行うことにより
、Ｘがｎビット、Ｙがｎビットの乗算ではほぼｌｏｇ２
ｎ段で最終的な積が得られ、例えばＸ。
、Ｘがｎビット、Ｙがｎビットの乗算ではほぼｌｏｇ２
ｎ段で最終的な積が得られ、例えばＸ。
Ｙが１６ビツトの場合わずか２段の加算により乗算結果
が得られるため、非常に高速の乗算が行える。
が得られるため、非常に高速の乗算が行える。
第４図はＳＤ数系乗算器の部分積加算回路を構成する具
体的フルアダーの回路例である。トランジスタ４１．４
２はインバータ回路を構成し、トランジスタ（以下Ｔｒ
と略す）４３は入力データが正の時にオンして正の演算
を行うだめのスイッチ、トランジスタ４４は逆に負の演
算を行うためのスイッチ、トランジスタ４５．４６．４
７はカレントミラー回路で、トランジスタ４５を流れる
電流と同じ電流Ｔｒ４６，４７に流す。Ｔｒ４８，４９
はカレントミラー、６０．５１は定電流Ｔｒ で、同じ
定電流Ｔｒ ５２のそれぞれ１．６倍、４倍の定電流が
流れる。Ｔｒ ｓ３．５４（ｄスイッチング。
体的フルアダーの回路例である。トランジスタ４１．４
２はインバータ回路を構成し、トランジスタ（以下Ｔｒ
と略す）４３は入力データが正の時にオンして正の演算
を行うだめのスイッチ、トランジスタ４４は逆に負の演
算を行うためのスイッチ、トランジスタ４５．４６．４
７はカレントミラー回路で、トランジスタ４５を流れる
電流と同じ電流Ｔｒ４６，４７に流す。Ｔｒ４８，４９
はカレントミラー、６０．５１は定電流Ｔｒ で、同じ
定電流Ｔｒ ５２のそれぞれ１．６倍、４倍の定電流が
流れる。Ｔｒ ｓ３．５４（ｄスイッチング。
５５．５６はカレントミラーである。−力負の演算は、
５７〜６６の回路で行われる。５７．５８゜５９はカレ
ントミラー回路、６０，６１．６２は定電流Ｔｒで、Ｔ
ｒｅｏ、ｃｓｌは各々基準電流の２．５倍、４倍の定電
流が流れる。６３．６４はスイッチング用’ｒｒ、ｓｓ
、ａｓはカレントミラーＴｒである。６７は加算するデ
ータの入力端子、６８は和の出力端子、６９はキャリの
出力端子である。Ｔｒ ６１とスイッチＴｒ５３ 、Ｔ
ｒ５２とスインｆＴｒ５４ 、Ｔｒ６１とスイッチＴｒ
６３ 、 Ｔｒ６２とスイッチＴｒｅ４は各々第１図
のトランジスタ電流源回路を構成している。
５７〜６６の回路で行われる。５７．５８゜５９はカレ
ントミラー回路、６０，６１．６２は定電流Ｔｒで、Ｔ
ｒｅｏ、ｃｓｌは各々基準電流の２．５倍、４倍の定電
流が流れる。６３．６４はスイッチング用’ｒｒ、ｓｓ
、ａｓはカレントミラーＴｒである。６７は加算するデ
ータの入力端子、６８は和の出力端子、６９はキャリの
出力端子である。Ｔｒ ６１とスイッチＴｒ５３ 、Ｔ
ｒ５２とスインｆＴｒ５４ 、Ｔｒ６１とスイッチＴｒ
６３ 、 Ｔｒ６２とスイッチＴｒｅ４は各々第１図
のトランジスタ電流源回路を構成している。
データ入力端子６７においては、２つの４進ＳＤ数が電
流モードの線形加算の原理により式（１）に基づいて加
算され、−６から６までの値が入力される。第４図の回
路は、第１表に基づき、入力データＺｌから部分和出力
Ｗ４とキャリ出力Ｃ４を生成するフルアダー回路である
。
流モードの線形加算の原理により式（１）に基づいて加
算され、−６から６までの値が入力される。第４図の回
路は、第１表に基づき、入力データＺｌから部分和出力
Ｗ４とキャリ出力Ｃ４を生成するフルアダー回路である
。
（以下余白）
Ｚｉの正負をインバータ４１．４２で判別してスイッチ
４３又は４４をオンする。ｚ幼；正（電流の流れ出る方
向）であればＴｒ４３がオンし、Ｔｒ４５．４６．４７
にＺｉと同じ電流が流れる。Ｔｒ４７の電流はＴｒ４８
，４９のカレントミラーで’ｒｒｓｏの定電流を引き込
む。Ｚｉの大きさが基準電流（ｉｎ）の１．５倍よシも
小さければＴｒ ｓｏはオンせず、Ｔｒｓｅの電流引込
みもなく、部分和出力端子にＺｉの電流がそのまま出力
される。Ｚｉの大きさが１．５ｉｏより大きいとＴｒ５
３ はオンし、Ｔｒ ５１の定電流４ｉｏがカレントミ
ラー’ｒｒｓｅｓ。
４３又は４４をオンする。ｚ幼；正（電流の流れ出る方
向）であればＴｒ４３がオンし、Ｔｒ４５．４６．４７
にＺｉと同じ電流が流れる。Ｔｒ４７の電流はＴｒ４８
，４９のカレントミラーで’ｒｒｓｏの定電流を引き込
む。Ｚｉの大きさが基準電流（ｉｎ）の１．５倍よシも
小さければＴｒ ｓｏはオンせず、Ｔｒｓｅの電流引込
みもなく、部分和出力端子にＺｉの電流がそのまま出力
される。Ｚｉの大きさが１．５ｉｏより大きいとＴｒ５
３ はオンし、Ｔｒ ５１の定電流４ｉｏがカレントミ
ラー’ｒｒｓｅｓ。
Ｔｒ５６に流れ、端子６８にはＺｉ−４ｉｏの電流が出
力される。同時にＴｒ５４もオンし、Ｔｒ５２の定電流
ｉｏ がキャリ出力端子６９に出力される。
力される。同時にＴｒ５４もオンし、Ｔｒ５２の定電流
ｉｏ がキャリ出力端子６９に出力される。
以上の動作で第１表のＺｉが正のデータのときの加算が
実行される。
実行される。
Ｚｉが負であればＴｒ４４がオンし、カレントミラーＴ
ｒ５７，５８．５９にｌ Ｚｉ ｌが流れる。
ｒ５７，５８．５９にｌ Ｚｉ ｌが流れる。
１Ｚｉｌの大きさが基準電流（ｉｏ）の１．５倍よりも
小さければＴｒｓｏはオンせず、部分和出力端子に２１
の電流がそのまま出力される。１ｚ１１ の大きさが、
１．ｓｉ、） より大きいとＴｒ ５８ のドレイ
ン電圧が低下しＴｒ ６３がオンする。そしてＴｒｅ１
の定電流４ｉ０が流れ、端子６８にはＺｉ＋４ｉ（Ｈの
電流が出力される。同時にＴｒ６４もオンし、Ｔｒ６２
の定電流ｉ、）が流れ、この電流はＴｒ ６５．６６の
カレントミラーで反転されて、キャリ出力端子６９に出
力される。以上のようにして、Ｚｌが正。
小さければＴｒｓｏはオンせず、部分和出力端子に２１
の電流がそのまま出力される。１ｚ１１ の大きさが、
１．ｓｉ、） より大きいとＴｒ ５８ のドレイ
ン電圧が低下しＴｒ ６３がオンする。そしてＴｒｅ１
の定電流４ｉ０が流れ、端子６８にはＺｉ＋４ｉ（Ｈの
電流が出力される。同時にＴｒ６４もオンし、Ｔｒ６２
の定電流ｉ、）が流れ、この電流はＴｒ ６５．６６の
カレントミラーで反転されて、キャリ出力端子６９に出
力される。以上のようにして、Ｚｌが正。
負いずれの場合に対しても、Ｗｉの取シ得る値は（−２
，−１，０，１，２）となり、キャリＣ１の取り得る値
は（−１，０，１）となるので、式（２）の演算が実行
されることになる。ここで入力データの極性と出力デー
タの極性が逆である。この極性は次に述べる量子化回路
で同極性に戻される。
，−１，０，１，２）となり、キャリＣ１の取り得る値
は（−１，０，１）となるので、式（２）の演算が実行
されることになる。ここで入力データの極性と出力デー
タの極性が逆である。この極性は次に述べる量子化回路
で同極性に戻される。
以上に述べた電流加算の多値演算回路では一番初めに入
力された電流がどこまでもゲートを通って流れていくた
め、定電流源のバラツキやカレントミラー回路の誤差な
どが累積され、値の変動が大きくなり、正しいレベルを
示さなくなる。そこである段数ごとに入力データをもと
の正しい値にする、すなわち量子化をし直すことが必要
となる。
力された電流がどこまでもゲートを通って流れていくた
め、定電流源のバラツキやカレントミラー回路の誤差な
どが累積され、値の変動が大きくなり、正しいレベルを
示さなくなる。そこである段数ごとに入力データをもと
の正しい値にする、すなわち量子化をし直すことが必要
となる。
第６図がこの量子化回路の一例である。
Ｔｒ８１．８２ はイノバータ回路を構成し、Ｔｒ８３
は入力データが正（電流が流れ出る方向）の時にオンし
て正の演算を行うだめのスイッチ、Ｔｒ８４は逆に負の
演算を行うだめのスイッチ、Ｔｒ８５．８６と、Ｔｒ
８ア、８８．８９は各々カレントミラー回路、９０．９
１．９２．９３は定電ｉＴｒ、Ｔｒ ９４．９５はスイ
ッチである。−力負の値に対する量子化は、Ｔｒ８４〜
１０６で行われる。Ｔｒ９６，９７．９８はカレントミ
ラー回路、９９，１００，１０１，１０２は定電流Ｔｒ
。
は入力データが正（電流が流れ出る方向）の時にオンし
て正の演算を行うだめのスイッチ、Ｔｒ８４は逆に負の
演算を行うだめのスイッチ、Ｔｒ８５．８６と、Ｔｒ
８ア、８８．８９は各々カレントミラー回路、９０．９
１．９２．９３は定電ｉＴｒ、Ｔｒ ９４．９５はスイ
ッチである。−力負の値に対する量子化は、Ｔｒ８４〜
１０６で行われる。Ｔｒ９６，９７．９８はカレントミ
ラー回路、９９，１００，１０１，１０２は定電流Ｔｒ
。
Ｔｒ１０３，１０４はスイッチ、Ｔｒ １０５，１０６
はカレントミラー回路である。１０７はデータ入力端子
、１０Ｂは量子化されたデータの出力端子である。（Ｔ
ｒ ９０．９２とスイッチＴｒ９４）。
はカレントミラー回路である。１０７はデータ入力端子
、１０Ｂは量子化されたデータの出力端子である。（Ｔ
ｒ ９０．９２とスイッチＴｒ９４）。
（Ｔｒ９１，９３とスイッチＴｒ９ｓ）、（Ｔｒ９９．
１００とスイッチＴｒ １０３ ） 、 （Ｔｒｌｏｏ
。
１００とスイッチＴｒ １０３ ） 、 （Ｔｒｌｏｏ
。
１０２とスイッチＴｒ１０４）は各々第２図ａのスレッ
シせルドデテクタに相当する。
シせルドデテクタに相当する。
量子化すべきデータ入力端子１０７には４進ＳＤ数系（
７）（−２、−１，０％ 、２）ノ範囲の数が入ってく
る。！４の正負をインバータ８１．８２で判別してスイ
ッチＴｒ ８３又はＴｒ８４ をオンする。Ｗｌが正
であればＴｒ ｓ ３がオンし、Ｔｒ８５゜８６そして
Ｔｒ８７，８８にＷｉと等しい電流が流れる。Ｗｉの大
きさが基準電流ｉｏのＡ倍よりも小さければ、結果的に
出力端子１０８には電流が流れず“０”出力と見なされ
る。ＷｉがＶ２ｉ０よりも大きいとＴｒ９４がオンしＴ
ｒ９２の定電流１０ が出力端子より流れだす。ｗｉが
１．ｅｉｉｏよりも大きいと同様にＴｒ９５がオンしＴ
ｒ ９３の定電流１０がＴｒ９２の定電流ｉｏに加算さ
れ２ｉｏが出力端子１０８より出力されるがＴｒ９２，
９３の定電流の精度で入力データＷ４は量子化される。
７）（−２、−１，０％ 、２）ノ範囲の数が入ってく
る。！４の正負をインバータ８１．８２で判別してスイ
ッチＴｒ ８３又はＴｒ８４ をオンする。Ｗｌが正
であればＴｒ ｓ ３がオンし、Ｔｒ８５゜８６そして
Ｔｒ８７，８８にＷｉと等しい電流が流れる。Ｗｉの大
きさが基準電流ｉｏのＡ倍よりも小さければ、結果的に
出力端子１０８には電流が流れず“０”出力と見なされ
る。ＷｉがＶ２ｉ０よりも大きいとＴｒ９４がオンしＴ
ｒ９２の定電流１０ が出力端子より流れだす。ｗｉが
１．ｅｉｉｏよりも大きいと同様にＴｒ９５がオンしＴ
ｒ ９３の定電流１０がＴｒ９２の定電流ｉｏに加算さ
れ２ｉｏが出力端子１０８より出力されるがＴｒ９２，
９３の定電流の精度で入力データＷ４は量子化される。
Ｗｉが負（電流が流れ込む方向）であればＴｒ８４がオ
ンしＴｒ９６，９７．９８に１Ｗｉｌと等しい大きさの
電流が流れる。１ＷｉｌがＨｌＯよりも大きいとＴｒ１
０３がオンし、１Ｗｉｌが１，５ｉ（１よりも大きいと
Ｔｒｌｏ４もオンして、ＴｒＩＱ６゜１０６のカレント
ミラー回路で反転されて、出力端子１０８からｉｏ又は
２ｉｏ の電流を引込む。
ンしＴｒ９６，９７．９８に１Ｗｉｌと等しい大きさの
電流が流れる。１ＷｉｌがＨｌＯよりも大きいとＴｒ１
０３がオンし、１Ｗｉｌが１，５ｉ（１よりも大きいと
Ｔｒｌｏ４もオンして、ＴｒＩＱ６゜１０６のカレント
ミラー回路で反転されて、出力端子１０８からｉｏ又は
２ｉｏ の電流を引込む。
すなわち負データの出力となる。データの極性は量子化
回路で反転され、フルアダー回路と合せて元の極性に戻
される。
回路で反転され、フルアダー回路と合せて元の極性に戻
される。
第４図のフルアダーの例では下位ビットからのキャリの
加算は行っていなかったが、キャリはすでに量子化され
ているので、量子化回路の出力端子１０Ｂに入力して加
算することができる。この方法で回路素子を大幅に削減
できる。
加算は行っていなかったが、キャリはすでに量子化され
ているので、量子化回路の出力端子１０Ｂに入力して加
算することができる。この方法で回路素子を大幅に削減
できる。
次に第３図のエンコーダと部分積生成回路（ＰＰＧ）に
ついて第６図のより詳しい実施例をもとに説明する。３
ｌ−１ｂ〜３ｌ−３ａはブースのアルゴリズムのエンコ
ーダ、１２１，１２２はエンコーダの信号によってＸの
入力を選択するセレクタ、１２３，１２４はエクスクル
−シブＮＯＲゲート、１２５はＮＯＲゲート、１２６は
ＨＡＮＤゲート、１２７〜１２９はインバータである。
ついて第６図のより詳しい実施例をもとに説明する。３
ｌ−１ｂ〜３ｌ−３ａはブースのアルゴリズムのエンコ
ーダ、１２１，１２２はエンコーダの信号によってＸの
入力を選択するセレクタ、１２３，１２４はエクスクル
−シブＮＯＲゲート、１２５はＮＯＲゲート、１２６は
ＨＡＮＤゲート、１２７〜１２９はインバータである。
１３０〜１３３と１３４〜１３７は各々ゲートを共通に
接続されたトランスファゲート、１３８〜１４１はＤ−
ＰＭＯ８の定電流トランジスタ、１４２〜１４５はスイ
ッチングトランジスタ、１４６ 、１４７はカレントミ
ラー回路である。
接続されたトランスファゲート、１３８〜１４１はＤ−
ＰＭＯ８の定電流トランジスタ、１４２〜１４５はスイ
ッチングトランジスタ、１４６ 、１４７はカレントミ
ラー回路である。
１４８は乗算すべき乗数Ｙの入力端子、１４９゜１５０
は被乗数Ｘの入力端子の一部、１６０は４進ＳＤ数系の
部分積の出力端子、１６１は上位へのキャリ出力端子で
ある。Ｔｒ１３８とスイッチＴｒ １４２ 、’ｒｒ
１３９とスイッチｊｒ１４３゜Ｔｒ１４０とスイッチＴ
ｒ １４４．Ｔｒ １４１とスイッチＴｒ１４５は各々
第１図のトランジスタ電流源回路を構成している。
は被乗数Ｘの入力端子の一部、１６０は４進ＳＤ数系の
部分積の出力端子、１６１は上位へのキャリ出力端子で
ある。Ｔｒ１３８とスイッチＴｒ １４２ 、’ｒｒ
１３９とスイッチｊｒ１４３゜Ｔｒ１４０とスイッチＴ
ｒ １４４．Ｔｒ １４１とスイッチＴｒ１４５は各々
第１図のトランジスタ電流源回路を構成している。
端子１４８に２値の乗数Ｙが入力される。ブースのアル
ゴリズムでは３ピツト毎の入力データの組合せ（Ｙ２ｉ
＋ｚ＋ ７２４＋＋ ＋３’ｚｉ ）により第２表で示
す被乗数Ｘを反転又はシフトすることで部分積が得られ
る。０は出力しない、Ｘはそのまま出力。
ゴリズムでは３ピツト毎の入力データの組合せ（Ｙ２ｉ
＋ｚ＋ ７２４＋＋ ＋３’ｚｉ ）により第２表で示
す被乗数Ｘを反転又はシフトすることで部分積が得られ
る。０は出力しない、Ｘはそのまま出力。
２ｘは２倍すなわち左に１ビツトシフトして出力。
−ｘ（ｌ″ｌ：ｘの補数を出力する。Ｘの途中のビット
では補数演算は反転するだけで良い。この３種類のデー
タをセレクトするだめの制御信号が１２１゜１２２のセ
レクタに送られる。セレクタはすべての被乗数Ｘが入力
されるが説明の都合上２ビット分だけを示す。セレクタ
１２１は入カビッＦ”４＋ｘ５ ｒ ｘ６のデータより
Ａ、、Ａ２ の２ビツトの部分積出力が得られ、セレ
クタ１２２では入力ビツトｘ２ｒ ｘＳｒ ”４からＢ
４．Ｂ２）２ヒラトノ部分積出力が得られるものとし、
かつ人、Ｂは各々等しく重み付けられたビットレベルで
ある。
では補数演算は反転するだけで良い。この３種類のデー
タをセレクトするだめの制御信号が１２１゜１２２のセ
レクタに送られる。セレクタはすべての被乗数Ｘが入力
されるが説明の都合上２ビット分だけを示す。セレクタ
１２１は入カビッＦ”４＋ｘ５ ｒ ｘ６のデータより
Ａ、、Ａ２ の２ビツトの部分積出力が得られ、セレ
クタ１２２では入力ビツトｘ２ｒ ｘＳｒ ”４からＢ
４．Ｂ２）２ヒラトノ部分積出力が得られるものとし、
かつ人、Ｂは各々等しく重み付けられたビットレベルで
ある。
第２表
この出力以後の演算は４進ＳＤ数系で行う。従って２ビ
ツト毎まとめてＳＤ数系に変換するわけであるが、あと
の演算を簡単にするため２つの部分積を加算した形で変
換することにする。この方式により後の演算回数が捧と
なる。この変換のテーブルを第３表に示す。
ツト毎まとめてＳＤ数系に変換するわけであるが、あと
の演算を簡単にするため２つの部分積を加算した形で変
換することにする。この方式により後の演算回数が捧と
なる。この変換のテーブルを第３表に示す。
（以下余白）
第３表
人１．Ｂ１は２進数の１ビツト目、’ ２ ＋ ８２は
２ピント目である。このＡＢに加算して１０進法で示し
たものがＺである。そしてこの数値に相当する４進ＳＤ
数系ばｐ、ｃで表わされ、Ｐは−２から２までの範囲の
値を取る部分積であり、上位桁へのキャリである。
２ピント目である。このＡＢに加算して１０進法で示し
たものがＺである。そしてこの数値に相当する４進ＳＤ
数系ばｐ、ｃで表わされ、Ｐは−２から２までの範囲の
値を取る部分積であり、上位桁へのキャリである。
この演算を実行するロジック回路がセレクタ以後である
。１２３〜１２９のゲートと１３０〜１３７のトランス
ファゲートにより、トランジスタスイッチ１４２〜１４
６は第３表の”＋ Ｐ２＋＋Ｐｊ＋＋ ｐ、−に示す丸
印の場合にオンする。このスイッチオンにより定電流ト
ランジスタ１３８〜１４１の電流がスイッチ１４２〜１
４６を通して流れ、出力端子Ｐｉ、 ｃｌには４進ＳＤ
数系の出力が電流の大小として得られる。スイッチ１４
２がオンすると端子１６１には標準電施工０のキャリが
出力される。スイッチ１４３がオンすると端子１６０に
２工ｏの部分積が、スイッチ１４４がオンすると工ｏの
部分積が、スイッチ１４５がオンすると定電流源１４１
の電施工０が流れ、カレントミラー１４６，１４７で反
転されて、工ｏの大きさの電流が端子１６０から引き込
まれる。スイッチ１４３〜１４５は同時にオンすること
はない。以上の方式で部分積を作ると、部分積が一度加
算された形でＳＤ数系に変換され部分積の数が差となシ
、部分積の加算に要する加算器の数も半分になり、加算
器段数も一段削減される。
。１２３〜１２９のゲートと１３０〜１３７のトランス
ファゲートにより、トランジスタスイッチ１４２〜１４
６は第３表の”＋ Ｐ２＋＋Ｐｊ＋＋ ｐ、−に示す丸
印の場合にオンする。このスイッチオンにより定電流ト
ランジスタ１３８〜１４１の電流がスイッチ１４２〜１
４６を通して流れ、出力端子Ｐｉ、 ｃｌには４進ＳＤ
数系の出力が電流の大小として得られる。スイッチ１４
２がオンすると端子１６１には標準電施工０のキャリが
出力される。スイッチ１４３がオンすると端子１６０に
２工ｏの部分積が、スイッチ１４４がオンすると工ｏの
部分積が、スイッチ１４５がオンすると定電流源１４１
の電施工０が流れ、カレントミラー１４６，１４７で反
転されて、工ｏの大きさの電流が端子１６０から引き込
まれる。スイッチ１４３〜１４５は同時にオンすること
はない。以上の方式で部分積を作ると、部分積が一度加
算された形でＳＤ数系に変換され部分積の数が差となシ
、部分積の加算に要する加算器の数も半分になり、加算
器段数も一段削減される。
発明の効果
以上、多値演算回路について、具体的に１６ビノト入力
乗算器の例を上げて説明したが、４進ＳＤ数系を使用す
ることで、ゲート段数の削減により演算回路の高速化が
はかれる。また４進ＳＤ数系の演算回路の規則性と、素
子数及び配線数の削減によシ、集積回路にした場合には
チップサイズを小さくできる。さらに、定電流の発生に
デプレッションＭＯ３を使うため、多値の演算回路を少
ない素子数で構成できる。以上の実施例は乗算器につい
てであったが、その他の多値論理回路に応用できること
は言うまでもなく、４進ＳＤ数系で取扱うデータの処理
が多くなるほど、システムは、他のバイナリの場合と比
較して高速性、コンパクト性において有利となる。
乗算器の例を上げて説明したが、４進ＳＤ数系を使用す
ることで、ゲート段数の削減により演算回路の高速化が
はかれる。また４進ＳＤ数系の演算回路の規則性と、素
子数及び配線数の削減によシ、集積回路にした場合には
チップサイズを小さくできる。さらに、定電流の発生に
デプレッションＭＯ３を使うため、多値の演算回路を少
ない素子数で構成できる。以上の実施例は乗算器につい
てであったが、その他の多値論理回路に応用できること
は言うまでもなく、４進ＳＤ数系で取扱うデータの処理
が多くなるほど、システムは、他のバイナリの場合と比
較して高速性、コンパクト性において有利となる。
第１図は本発明の一実施例の多値演算回路に用いる定電
流回路図、第２図は第１図の回路を組合せて構成した多
値演算系の電流モード、スレッショルドデテクタの回路
図、第３図は本発明の実施例の多値論理にもとづくブー
スのアルゴリズムを使った１６ビツト乗算器の構成図、
第４図は乗算器等を構成する双方向電流モード多値論理
フルアダー回路図、第６図は多値論理回路において正し
い値を復元するだめの双方向電流モード多値論理量子化
回路図、第６図はブースのアルゴリズムの乗算器におい
て２進数からｓｎ数系にデータを変換する機能を含む部
分積生成回路図である。 １１・・・・・・デプレッションＰチャネルＭＯＳトラ
ンジスタ、１２・・・・・・エンハンスＰチャネルＭＯ
Ｓトランジスタ、１３・・・・・・デプレッションｎチ
ャネルＭＯＳト、ランジスタ、１４・・・・・・エンハ
ンスメントｎチャネルＭＯ８トランジスタ、２４．２５
・・・・・・デプレッション形の定電流源用ＰＭＯ８，
２６・・・・・・スイッチング用ｎＭＯ３０代理人の氏
名 弁理士 中 尾 敏 男 ほか１名１１図 ＬＱ ） ｔｂ Ｊ（Ｑ）
＜ｂＪ一つ ａ） 市 端 区く ｖ Ｆ 城 Ｗ＆４図 第 ５ 図
流回路図、第２図は第１図の回路を組合せて構成した多
値演算系の電流モード、スレッショルドデテクタの回路
図、第３図は本発明の実施例の多値論理にもとづくブー
スのアルゴリズムを使った１６ビツト乗算器の構成図、
第４図は乗算器等を構成する双方向電流モード多値論理
フルアダー回路図、第６図は多値論理回路において正し
い値を復元するだめの双方向電流モード多値論理量子化
回路図、第６図はブースのアルゴリズムの乗算器におい
て２進数からｓｎ数系にデータを変換する機能を含む部
分積生成回路図である。 １１・・・・・・デプレッションＰチャネルＭＯＳトラ
ンジスタ、１２・・・・・・エンハンスＰチャネルＭＯ
Ｓトランジスタ、１３・・・・・・デプレッションｎチ
ャネルＭＯＳト、ランジスタ、１４・・・・・・エンハ
ンスメントｎチャネルＭＯ８トランジスタ、２４．２５
・・・・・・デプレッション形の定電流源用ＰＭＯ８，
２６・・・・・・スイッチング用ｎＭＯ３０代理人の氏
名 弁理士 中 尾 敏 男 ほか１名１１図 ＬＱ ） ｔｂ Ｊ（Ｑ）
＜ｂＪ一つ ａ） 市 端 区く ｖ Ｆ 城 Ｗ＆４図 第 ５ 図
Claims (6)
- （１）デプレッション形の第１のＭＯＳトランジスタの
ソース、ゲートが電源線又は接地線に接続され、前記第
１のＭＯＳトランジスタのドレイン端子に、第２のＭＯ
Ｓトランジスタのソースを接続し、前記第１のトランジ
スタのゲートに入力される信号に従って前記第１のＭＯ
Ｓトランジスタで決められる一定電流が第２のトランジ
スタのドレインから得られることを特徴とする電流源回
路。 - （２）第２のＭＯＳトランジスタがエンハンス形のＭＯ
Ｓトランジスタであることを特徴とする特許請求の範囲
第１項記載の電流源回路。 - （３）デプレッション形の第１および第３のＭＯＳトラ
ンジスタのソース、ゲートが電源線又は接地線に接続さ
れ、前記第１のＭＯＳトランジスタのドレイン端子に、
第２のＭＯＳトランジスタを接続し、前記第３のＭＯＳ
トランジスタのドレイン端子に電流モードの多値信号を
加え、前記第３のＭＯＳトランジスタのドレイン電圧に
より前記第２のＭＯＳトランジスタのゲートを制御して
スレッショルドを検出することを特徴とする多値演算回
路。 - （４）デプレッション形の第１のＭＯＳトランジスタの
ソース、ゲートが電源線又は接地線に接続され、前記第
１のＭＯＳトランジスタのドレイン端子に、第２のＭＯ
Ｓトランジスタのソースを接続し、前記第１のトランジ
スタのゲートに入力される信号に従って、前記第１のＭ
ＯＳトランジスタで決められる一定電流が第２のトラン
ジスタのドレインから得られるトランジスタ電流源回路
を有し、双方向入力電流信号の極性にもとづき前記電流
信号をオン、オフし、かつ互いに逆極性で動作する第１
と第２のトランジスタスイッチと、前記第１のトランジ
スタスイッチを流れる第１の電流が設定された第２の電
流を越える場合には、前記第１の電流から定められた第
３の電流を減じ、第１の和電流として出力し、かつ第４
の電流をキャリ信号として出力する手段と、前記第２の
トランジスタスイッチを流れる第５の電流が設定された
第６の電流を越える場合には、前記第５の電流に定めら
れた第７の電流を加え、前記第１の和電流と逆極性の電
流を第２の和電流として出力し、かつ第４の電流と逆極
性の第８の電流をキャリ信号として出力する手段を有す
る双方向電流モード多値フルアダー回路を構成したこと
を特徴とする多値演算回路。 - （５）デプレッション形の第１のＭＯＳトランジスタの
ソース、ゲートが電源線又は接地線に接続され、前記第
１のＭＯＳトランジスタのドレイン端子に、第２のＭＯ
Ｓトランジスタのソースを接続し、前記第１のトランジ
スタのゲートに入力される信号に従って、前記第１のＭ
ＯＳトランジスタで決められる一定電流が第２のトラン
ジスタのドレインから得られるトランジスタ定電流回路
を有し、双方向入力電流信号の極性にもとづき、前記電
流信号をオン、オフし、かつ互いに逆極性で動作する第
１と第２のトランジスタスイッチと、前記第１のトラン
ジスタスイッチを流れる電流が複数個の設定された第１
の電流源と比較し、この比較信号で複数個の定められた
第２の電流を流出する手段と、前記第２のトランジスタ
スイッチを流れる電流が複数個の設定された第３の電流
源の電流と比較し、この比較信号で複数個の定められた
第４の電流を引き込む手段を有する量子化回路で構成さ
れたことを特徴とする多値演算回路。 - （６）デプレッション形の第１のＭＯＳトランジスタの
ソース、ゲートが電源線又は接地線に接続され、前記第
１のＭＯＳトランジスタのドレイン端子に第２のＭＯＳ
トランジスタのソースを接続し、前記第１のトランジス
タのゲートに入力される信号に従って前記第１のＭＯＳ
トランジスタで決められる一定電流が第２のトランジス
タのドレインから得られるトランジスタ定電流回路を有
する、ブースのアルゴリズムにもとづく乗算器において
、ブースのエンコーダとセレクタによって生成されたデ
ータにより、設定された複数個の前記トランジスタ定電
流回路の電流をオン、オフすることにより、双方向電流
モード多値データの部分積を生成する手段を有する乗算
器を構成したことを特徴とする多値演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62049278A JP2523590B2 (ja) | 1987-03-04 | 1987-03-04 | 多値演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62049278A JP2523590B2 (ja) | 1987-03-04 | 1987-03-04 | 多値演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63216131A true JPS63216131A (ja) | 1988-09-08 |
| JP2523590B2 JP2523590B2 (ja) | 1996-08-14 |
Family
ID=12826392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62049278A Expired - Lifetime JP2523590B2 (ja) | 1987-03-04 | 1987-03-04 | 多値演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2523590B2 (ja) |
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-
1987
- 1987-03-04 JP JP62049278A patent/JP2523590B2/ja not_active Expired - Lifetime
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Also Published As
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| JP2523590B2 (ja) | 1996-08-14 |
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