JPS63214033A - 回線接続方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔櫃要〕 同期伝送分野において、同期高次群信号上に配列される
低次群信号に物理的に分離している複数の出力バノファ
・メモリへの写像先を付与することにより、高次群信号
上にて任意の低次群信号を分岐・挿入したりタイムスロ
ット入れ替えループバックを混えたクロスコネクトの実
現を可能にしたものである。

〔産業上の利用分野〕

本発明は、急速に進展しているネットワークのディジタ
ル化に伴って３次群（４５Ｍｂｐｓ）あるいはそれ以上
の高次群伝送路の導入が進む中これら高次群伝送路を使
って、他域網における局間回線を経済的に構成すること
を可能とする装置に関する。

近年既に３次群（４５Ｍｂｐｓ）以上の高次群伝送路が
導入されており、これらは非同期（スタッフ）多重系の
システムにより運用されている。

咳系において、システム内の装置間でとりきめられてい
る伝送フレームの構成を変えることなしに、データの構
成を変えることで、同期伝送フレームを非同期伝送フレ
ームの中に埋め込むことにより低次の信号を高次の伝送
信号に直接多重・分離して、高次群伝送路を効率的に利
用することが必要とされる。

〔従来の技術〕

第６図２第７図は従来例を示す図である。図において、
１はシリアルパラレル変換器、２はデータセレクタ、３
はデータメモリ、４はデータマルチプレクサ、５は接続
メモリ、６はデータバッファ、７はパラレルシリアル変
換器、８はクロスコネクト前Ｄ　Ｓ　１　　（１，５Ｍ
ｂｐｓ　）信号、９はクロスコネクト後Ｄ　Ｓ　１　　
（１，５Ｍｂｐｓ　）信号テアル。

このクロスコネクト方式では、入力多重信号群と出力多
重信号群がディジタル・ハイアラーキ上で同層に位置し
ている同種の信号であり、かつ信号のボート数も、入出
力とも同数である。

このような構造を持ったクロスコネクト装置において、
入力側伝送路内に収容されているデータは、この伝送路
と等価なスペース（写像空間）を有する出力側伝送路内
に収容されるわけでデータの流れる方向は、一方向で、
かつ伝送路内での物理的入出力ボートに対するデータの
相対的位置関係が変えられるだけである。

これは、伝送路内に収容されているデータが所属する物
理的入出力ボート間における写像、すなわち自己への写
像でありこの種のクロスコネクトはクロスコネクト操作
というファンクション（関数）について閉じていると言
える。即ち、データの多方向性についての考えを導入す
る必要がないので二次元的なりロスコネクトと言える。

尚、第６図は入力データをシリアルに書込み。

ランダムに読み出して、クロスコネクトを行う構造のも
のであり、第７図は入力データをランダムに書込み、シ
リアルに読み出してクロスコネクトを行う構造のもので
結果は等価である。

〔発明が解決しようとする問題点〕

従来の二次元的なりロスコネクト方式では、■入力多重
信号群が収容するチャンネル容量が、出力多重信号群が
収容するチャンネル容量を越えられない。■入力多重信
号群の出力方向が一方向しかないため、多方向に対して
収容チャンネルを分割し、その各々の出力方向へ向うデ
ータをクロスコネクトすることはできない。ため高次群
伝送路が収容する低次群信号の分岐、挿入や同レベルの
低次群信号同志でのクロスコネクトができないという物
理的制約があった。

〔問題点を解決するための手段〕

第１図は本発明の詳細な説明する図である。図において
。

１はシリアルパラレル変換器、２はゲート、３はデータ
デコーダ、４は接続メモリ、５はデータメモリ、６はパ
ラレルシリアル変換器、７はデータマルチプレクサ、８
はデータセレクタ、９はデータバッファ、　　１０．１
１はクロスコネクト前ＤＳ３（４５Ｍｂｐｓ）信号、　
１２．１３はクロスコネクト後ＤＳ３　（４５Ｍｂｐｓ
）信号、１４はクロスコネクト前ＤＳ１　　（１，５Ｍ
ｂｐｓ　）信号、１５はクロスコネクト後ＤＳ　１　　
（１，５Ｍｂｐｓ　）信号、１６は基準タイミング発生
器、１７は位相ロック型（ＰＬＬ用）発振器である。

〔作用〕

本発明は多方向からの入力データを多方向の出力に対し
、その伝送路が収容できるチャンネル数の範囲内で自由
にクロスコネクトできるように。

複数の二次元的なりロスコネクト装置を時分割的に動作
させるという原理構造を用いたものである。

本発明に基ずいたクロスコネクト装置の基準タイミング
発生器１６は、３方向からの入力データの行き先を決定
する３つの接続メモリ４を時分割的に動作させて、３つ
のデータメモリ５に書込ませるためのインターバル（タ
イミング信号）を発生する。

このインターバル（タイミング信号）を基準として３つ
の接続メモリ４の有効動作時間帯が決定され、結果とし
て、各方向にクロスコネクトされたデータが、その伝送
路に収容されて出力される。

〔実施例〕 第２図は本発明の実施例を示す図である。図において、
１は同期Ｄ　Ｓ　３　（４５Ｍｂｐｓ）デマルチプレク
サ、２は同期Ｄ　Ｓ　３　（４５Ｍｂｐｓ）　マ）Ｌｔ
チプレクサ。

３はサブマルチフレームアライナ（同期整合器）。

４はゲート　５は接続メモリ、６は同期ＤＳＬ（１，５
Ｍｂｐｓ）デマルチプレクサ群、７は同期ＤＳＩ（１，
５Ｍｂｐｓ）マルチプレクサ群、８はサブマルチフレー
ムコントローラ、９はゲートタイミング発生器、１０は
４５Ｍ基準クロック、１１は４５Ｍ受信クロック、１２
は同期Ｄ　Ｓ　３　（４５Ｍｂｐｓ）入力信号、１３は
同期Ｄ　Ｓ　３　（４５Ｍｂｐｓ）出力信号、１４はサ
ブマルチフレームパルス（同期接合用パルス（１）、１
５は基準サブマルチフレームパルス（基準同期整合用パ
ルス信号）、１６はバイトパルス（８ビツト毎のパルス
信号）１７は余剰バイト出力有効信号（オーバー・ヘッ
ドインターバル指示信号）９１８はグイグループ（１，
５ＭｂｐｓＸ１７）。

チャンネルアドレス、１９はフレームアドレス。

２０はデータ、２１はスーパーマルチフレームパルス（
汎同期整合用パルス信号）、２２は接続ダイグループ（
１，５ＭｂｐＸ　２　）　、チャンネルアドレス。

２３はバッファ書込み用アドレスならびにデータ。

２４はバッファ読み出し用アドレスならびにデータ、２
５はＣＰＵインターフェース用データバス。

２６はＣＰＵインターフェース用アドレスバス。

２７は接続メモリ選択信号、２８はゲート選択信号、２
９は１．５　Ｍ基準クロック、３０は８に基準クロック
、３１はチャンネルパルス、３２は同期Ｄ　Ｓ　１　（
１，５Ｍｂｐｓ）入力信号群、３３は１．５Ｍ受信クロ
ック、３４は同期Ｄ　Ｓ　１　（１，５Ｍｂｐｓ）出力
信号群、３５は８に毎の基準マルチフレームパルス（同
期Ｄ　Ｓ　１　（１，５Ｍｂｐｓ）レベル）である。

第３図〜第５図は本発明の実施例によく装置イメージと
１回線をクロスコネクトする上での操作上の分類を示す
図である。図において、１は同期Ｄ　Ｓ　３　（４５Ｍ
ｂｐｓ）ターミナル部、２はＡＤＭ１３　　（同期４５
Ｍｂｐｓ）マルチプレクサ共通処理部、３は同期ＤＳ１
　　（１，５Ｍｂｐｓ）ターミナル部、４は同期ＤＳ３
（４５Ｍｂｐｓ）光信号、５は同期Ｄ　Ｓ　１　（１，
５Ｍｂｐｓ）信号。

６は同期Ｄ　Ｓ　３　（４５Ｍｂｐｓ）データストリー
ム、７は同期Ｄ　Ｓ　１　　（１，５Ｍｂｐｓ）データ
ストリームである。

図中、同期Ｄ　Ｓ　３　　（４５Ｍｂｐｓ）入力信号１
２の送信側が同期Ｄ　Ｓ　３　（４５Ｍｂｐｓ）デマル
チプレクサ１の送信側に入る。ここにおいて、入力信号
は１２５ａ　ｓ　（８ＫＨ２）毎に同期を維持するため
のスーパーマルチフレームパルス（汎同期接合用パルス
信号）２１と８ビツトのデータ２０と、そのデータの属
性を示すフレームアドレス１９とダイグループ（１，５
ＭｂｐｓＸ　２）　、チャンネルアドレス１日に分離さ
れる。このうちグイグループ（１，５ＭｂｐＸ　２　）
　。

チャンネルアドレス１８は接続メモリ５の同期ＤＳ３　
（４５Ｍｂｐｓ）送信用によって接続される方向とクロ
スコネクトされるグイグループ（１，５Ｍｂｐｓ　Ｘ　
２　）　。

チャンネルアドレス２２に変換され、フレームアドレス
１９．８ビツトのデータ２０と合されてバッファ書込み
用アドレスならびにデータ２３として６サブマルチフレ
ーム（同期調整用パルス信号間インターバル）間を接合
するサブマルチフレームパルス（同期整合用パルス信号
間インターバル整合層）３の同期Ｄ　Ｓ　３　（４５Ｍ
ｂｐｓ）送信用に送られる。一方同期Ｄ　Ｓ　３　（４
５Ｍｂｐｓ）マルチプレクサ２の送信側においては、サ
ブマルチフレームアライナ（同期整合用パルス信号間イ
ンターバル整合層）３の同期Ｄ　Ｓ　３　（４５Ｍｂｐ
ｓ）送信用に対し、バッファ読み出し用アドレスならび
にデータ２４をもってシリアルデータの読み出しを行い
、同期ＤＳ３　（４５Ｍｂｐｓ）出力信号１３の送信側
として４５Ｍ基準クロック１０を参照して多重化し出力
する。

同様にして、同期Ｄ　Ｓ　３　（４５Ｍｂｐｓ）の受信
側においても接続方向、クロスコネクトダイグループ（
１，５Ｍｂｐｓ　Ｘ２　）ならびにチャンネルが決定さ
れ。

分離多重が行われるが、参照すべき４５Ｍ基準クロック
１０を送信側に合せているため、４５Ｍ受信クロック１
１のタイハング系に同期して出力されるデータならびに
属性を表すアドレスをサブマルチフレーム（（同期接合
用パルス信号間インターバル）レベルで整合する必要が
あり、これは。

サブマルチフレーム（同期接合用パルス信号間インター
バル）コントローラ８によって受信側の基準サブマルチ
フレームパルス（同期接合用パルス信号）１４と、送信
側の基準サブマルチフレームパルス（基準同期整合用パ
ルス信号）１５の互いの位相関係に基づき自動的にバッ
ファリング量を変化させて対応することで実現される。

さて、多重レベルの異なる同期ＤＳＬ（１，５Ｍｂｐｓ
）入力信号群３２は、信号毎に参照クロックが異なるた
め、随伴してくる１、５Ｍ受信クロック７３３と同期Ｄ
　Ｓ　３　（４５Ｍｂｐｓ）信号より抽出された１２５
　ｕ　ｓ　（８ＫＨｚ）の８に基準クロック３０とこの
タイミングを作るのに使用した１、　５　Ｍクロック２
９ならびにチャンネルの区切りを表すチャンネルパルス
３１により１２５μｓレベルでの整合を行ない同期Ｄ　
Ｓ　１　（１，５Ｍｂｐｓ）デマルチプレクサ群６を経
由れせて、同期Ｄ　Ｓ　３　（４５Ｍｂｐｓ）信号系に
対して行ったのと同様に接続方向、クロスコネクトダイ
グループ　（１，５ＭｂｐｓＸ　２　）ならびにチャン
ネルを決定する。そして最後に同期Ｄ　Ｓ　１　（１，
５Ｍｂｐｓ）マルチプレクサ群７に送られ、再多重され
たのち同期Ｄ　Ｓ　１　（（１，５Ｍｂｐｓ）出力信号
群３４として、基準マルチフレームパルス（同期Ｄ　Ｓ
　１　（１，５Ｍｂｐｓ）レベル）を伴って出力される
。

尚、接続メモリの情報は、同期Ｄ　Ｓ　３　（４５Ｍｂ
ｐｓ）信号の余剰ビットの出現する時間にページバッフ
ァにあるデータをそのアクセスの有無により書き換える
ので、この時間帯を表す余剰バイト出力有効信号（オー
バー・ヘッドインターバル指示信号）１７が有効になっ
ていない時間に、接続メモリ５のページバッファに向け
て、ＣＰＵインターフェース用アドレスバス２６．ＣＰ
Ｕインターフェース用データバス２５ならびに接続メモ
リ選択信号２７を通して、初期設定や変更が可能である
。

また、ゲート４のゲート選択信号２８は、すべて４５Ｍ
基準クロック１０と、同期ＤＳ３　（４５Ｍｂｐｓ）信
号の送信側のタイミング系に準じたバイトパルス（８ビ
ツト毎のパルス信号）１６によりゲートタイミング発生
器９で生成される。

第３図〜第５図は本発明の実施例による装置イメージと
２回線設定操作上の分類を示す図である。

第３図は、同期ＤＳ３の送受信信号間だけに限ったクロ
スコネクトであり、第４図は、同期ＤＳ３送受送受信間
ならびに、これら送受信信号と。

同期ＤＳＬの送受信信号との間のクロスコネクトであり
、第５図は同期ＤＳＬの送受信信号間だけに限ったクロ
スコネクとである。

これらにてわかるように、単一多重信号レベル。

単一方向に限っていたクロスコネクト装置を多重信号レ
ベルの異うものの間でも適用でき、さらに多方向へのク
ロスコネクトが可能になったため。

高次多重信号に属する任意の低次多重信号群を分岐、挿
入、任意のボートへの出力と様々な回線設定形態にフレ
キシブルに対応することか可能となった。

〔発明の効果〕

本発明により、多方向の信号間にてその各々が収容して
いるチャンネルの接続を自由に変えて出力することがで
きる。

この結果、チャンネル収容能力の高い高次群伝送路に対
し、容易にそこに所属する任意のチャンネルを分岐２挿
入、入れ替えによって接続変えたり、また任意の方向に
対しチャンネルの折返し接続をしたりできるので、様々
な回線設定形態に対応して、加入者に様々なサービスを
実施することができる。

【図面の簡単な説明】

第１図は本発明の詳細な説明する図。 第２図は本発明の詳細な説明する図。 第３．４．５図は本発明の詳細な説明する図。 第６．７図は従来例を説明する図である。

Claims (1)

【特許請求の範囲】
1. 時分割多重された信号より分離された特定のビット長を
   持つデータを、再多重される複数種の信号上に写像する
   ことにより回線接続する装置において該データに写像先
   を付与し、複数種の多重信号を再形成するために物理的
   に分離されている出力バッファメモリ上に、該データの
   推移する定時間内において、これを時分割的に動作させ
   写像することで、多方向の信号間にて自由にチャンネル
   の接続を変えられることを特徴とした回線接続方式。