JPS63211196A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体集積回路装置に関するもので、例えば
、タイミング信号を形成するための遅延回路を含むダイ
ナミック型ＲＡＭ　（ランダム・アクセス・メモリ）な
どの半導体９に積回路装置に利用して有効な技術に関す
るものである。

〔従来の技術〕

タイミング制御回路（クロック発生回路）を具備するダ
イナミック型ＲＡＭがある。このダイナミック型ＲＡＭ
のタイミング制御回路は、例えば外部から制御信号とし
て供給されるロウアドレスストローブ信号ＲＡＳやカラ
ムアドレスストローブ信号ＣＡＳなどをもとに、ダイナ
ミック型ＲＡＭの各回路ブロックの動作を制御するため
の各種内部タイミング信号を形成する。ダイナミック型
ＲＡＭのアクセスタイムを短縮化するため、これらの内
部タイミング信号は、各回路ブロックを効率的に動作さ
せる最適タイミングで形成される。

ダイナミック型ＲＡＭのタイミング制御回路は、これら
の内部タイミング信号の時間関係を調整するための複数
の遅延回路を含む。

タイミング制御回路を具備するダイナミック型ＲＡＭに
ついては、例えば、１９８３年９月、■日立製作所発行
の「日立ＩＣメモリデータブック」の２５１頁〜２５９
頁に記載されている。

〔発明が解決しようとする問題点〕

上記に記載されるダ・イナミック型ＲＡＭのタイミング
制御回路ＴＣは、第５図のＣＡＳ系タイミング発生回路
の遅延回路ＤＬ３に代表されるような複数の遅延回路を
含む、すなわち、入力インバータ回路Ｎ７からインバー
タ回路Ｎ８〜ＮＩＯなどの論理回路を経て形成される内
部タイミング信号Ｃ２は、他の内部タイミング信号との
時間関係を調整するため、第６図のタイミング図に示さ
れるように、例えば遅延回路ＤＬ３によってその設定時
間Ｔｄ３だけ遅延され、内部タイミング信号Ｃ５が形成
される。遅延回路ＤＬ３は、ＰチャンネルＭＯ３ＦＥＴ
Ｑ５及びＮチャンネルＭＯ３ＦＥＴＱＩＯからなるイン
バータ回路Ｎｉｌと、キャパシタＣｄ３及びインバータ
回路Ｎ１２によって構成される。キャパシタＣｄ３の一
方の電極は、回路の接地電位に結合され、その他方の電
極は、インバータ回路Ｎｉｌの出力端子及びインバータ
回路Ｎ１２の入力端子に結合される。内部タイミング信
号Ｃ２がロウレベルのとき、インバータ回路ＮｉｌのＭ
Ｏ５ＦＥＴＱ５がオン状態となり、キャパシタＣｄ３は
チャージされて、その電位は論理ハイレベルとなる。こ
れにより、レベル判定回路として機能するインバータ回
路Ｎ１２の出力信号すなわち内部タイミング信号Ｃ５は
、論理ロウレベルとなる。内部タイミング信号ｃ２がロ
ウレベルからハイレベルに変化すると、ＭＯ５ＦＥＴＱ
５がオフ状態となり、ＭＯ３ＦＥＴＱＩ　Ｏはオン状態
となる。このため、キャパシタＣｄ３はＭＯ３ＦＥＴＱ
Ｉ　Ｏを介してディスチャージされ、その電位は、ＭＯ
５ＦＥＴＱＩ　ＯのコンダクタンスとキャパシタＣｄ３
の静電容量によって決まる時定数に従って徐々に低下す
る。このキャパシタＣｄ３の電位がインバータ回路Ｎ１
２の論理スレフシホルトレベルより低くなると、インバ
ータ回路Ｎ１２の出力信号すなわち内部タイミング信号
Ｃ５は論理ハイレベルに変化する。次に、内部タイミン
グ信号Ｃ２がハイレベルからロウレベルに変化すると、
ＭＯ５ＦＥＴＱＩ　Ｏはオフ状態となり、ＭＯＳＦＥＴ
Ｑ５がオン状態となる。これにヨリ、キャパシタＣｄ３
はＭＯ３ＦＥＴＱ５を介してチャージされ、その電位は
、ＭＯ３ＦＥＴＱ５のコンダクタンスとキャパシタＣｄ
３の静電容量によって決まる時定数に従つて徐々に上昇
する。

このキャパシタＣｄ３の電位がインパーク回路Ｎ１２の
論理スレッシホルトレベルを超えると、インバータ回路
Ｎ１２の出力信号すなわち内部タイミング信号Ｃ５は論
理ロウレベルとなる。これらのことから、インバータ回
路Ｎ１１．キャパシタＣｄ３及びインバータ回路Ｎ１２
は、内部タイミング信号Ｃ２の立ち上がり又は立ち下が
り変化を、ＭＯ５ＦＥＴＱ５又はＱＩＯのコンダクタン
スとキャパシタＣｄ３の静電容量によって決まる遅延時
間Ｔｄ３又はＴｄ３″だけ遅延させ、内部タイミング信
号Ｃ５を形成する遅延回路ＤＬ３として機能する。

上記遅延回路ＤＬ３のようにキャパシタの充放電を利用
した遅延回路は、その回路構成が簡単であり、従来のＭ
Ｏ３製造技術によって容易に実現できるという利点があ
る。ところが、ダイナミック型ＲＡＭがニブルモード機
能を持つような場合には次のような問題点があることが
、本願発明者等によって明らかとなった。すなわち、ダ
イナミック型ＲＡＭのニブルモードでは、カラムアドレ
スストロ−７’ｆｉ号ＣＡ　Ｓがハイレベルからロウレ
ベルに繰り返！７変化されることで、例えば同一のワー
ド線に結合される複数のメモリセルの記憶データが連続
して読み出される。このニブルモードにおける連続読み
出し動作を高速で繰り返すためには、例えば第５図のよ
うなＣＡＳ系のタイミング発生回路で用いられる遅延回
路ＤＬ３などのカラムアドレスストローブ信号ＣＡＳの
立ち上がり変化に対する遅延時間Ｔｄ３′を短くするこ
とが効果的となる。ところが、各遅延回路は、遅延回路
ＤＬ３に代表されるように、その遅延時間が信号の立ち
上がり及び立ち下がりでほぼ同じになるような基本構成
とされる。このため、第５図に点線で示されるように、
遅延回路ＤＬ３の出力信号すなわち内部タイミング信号
Ｃ５と内部タイミング信号ＣＩを受けるナントゲート回
路ＮＡＧＩとインバータ回路Ｎ１３を設けることで、カ
ラムアドレスストローブ信号ＣＡＳの立ち下がり変化の
みを選択的に遅延させる方法が探られる。しかしながら
、このような方法を採った場合、回路素子数が増大する
とともに、ナントゲート回路ＮＡＧ１を構成する直列形
態のＭＯＳ　Ｆ　ＥＴとインバータ回路Ｎ１３などによ
る信号遅延Ｔｇ及びＴｇ”が生じるため、ニブルモード
などの高速化が妨げられるものである。

この発明の目的は、新しい機能を持つ遅延回路を提供し
、例えばニブルモードなどの高速化を図ったダイナミッ
ク型ＲＡＭ等の半導体築積回路装置を提供することにあ
る。

この発明の前記ならびにその他の目的と新規な特徴は、
この明ｍ書の記述及び添付図面から明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、遅延回路を構成するキャパシタと回路の電源
電圧又は接地電位との間に、そのゲートに所定の制御信
号を受けるＭＯＳＦＥＴを設け、上記キャパシタの充放
電を行う充放電回路と回路の接地電位又は電源電圧との
間に、そのゲートに上記ＭＯＳ　Ｆ　ＥＴとは異なる導
電型のＭＯＳ　Ｆ　ＥＴを設けるものである。

〔作　用〕

上記した手段によれば、所定の制御信号によって、遅延
回路を構成するキャパシタの電位を強制的にハイレベル
又はロウレベルとし、遅延回路の遅延を選択的に小さく
することができるため、例えばダイナミック型ＲＡＭの
ニブルモードなどの繰り返し動作を高速化し、またその
制御形態を多様化することができる。

〔実施例１〕 第３図には、この発明が通用されたダイナミック型ＲＡ
Ｍの一実施例のブロック図が示されている。同図の各回
路素子は、公知のＣＭＯＳ　（相補型ＭＯ３）集禎回路
の製造技術によって、特に制限されないが、単結晶シリ
コンのような１個の半導体基板上において形成される。

この実施例のダイナミック型ＲＡＭには、外部から制御
信号としてロウアドレスストローブ信号ＲＡＳ、　カラ
ムアドレスストローブ信号ＣＡＳ及びライトイネーブル
信号ＷＥが供給され、これらの制御信号をもとに、各回
路の動作を制御するための各種の内部タイミング信号を
形成するタイミング制御回路ＴＣが設けられる。このタ
イミング制御回路ＴＣには、後述するように、そのキャ
パシタ電位を強制的にハイレベル又はロウレベルとする
ことで、その遅延時間を選択的に短くする機能を持つ複
数の遅延回路が含まれる。これにより、ダイナミック型
ＲＡ　Ｍのニブルモードなどの繰り返し動作が高速化さ
れる。

また、この実施例のダイナミック型ＲＡＭではアドレス
マルナプレクス方式が採られ、Ｘアドレス信号ＡＸＯ〜
ＡＸｉ及びＹアドレスイｎ号ＡＹＯ〜ＡＹｉが同一の外
部端子ＡＯ−Ａｉを介して供給される。また、自動リフ
レッシュ動作モードにおいて、リフレッシュするワード
線を自律的に指定するためのリフレッシュアドレスカウ
ンタＲＥＦＣと、このリフレッシュアドレスカウンタＲ
ＥＦＣにより形成されるリフレフシェアドレス信号ｒ　
ｘ　Ｏ−”　ｒ　ｘ　ｉと外部から供給されるＸアドレ
ス信号ＡＸＯ”ＡＸｉとを切り換え選択してロウアドレ
スバンファＲＡＤＢに伝達するためのアドレスマルチプ
レクサＡＭＸが設けられる。

第３図において、メモリアレイＭ−ＡＲＹは、特に制限
されないが、２交点方式とされ、第３図の水平方向に配
置されるｎ＋１組の相補データ線と、垂直方向に配置さ
れるｍ＋１本のワード線及びこれらの相補データ線とワ
ード線の交点に格子状に配置される（ｍ＋１）ｘ　（ｎ
＋１）個のメモリセルによって構成される。

メモリアレイＭ−ＡＲＹを構成する各相補データ線は、
その一方において、プリチャージ回路ＰＣに結合され、
さらにセンスアンプＳＡの対応する単位回路に結合され
る。プリチャージ回路ＰＣは、各相補データ線の非反転
信号線及び反転信号線の間に設けられるｆｉ＋１橿のス
イッチＭＯ５ＦＥＴにより構成される。これらのスイッ
チＭＯ５ＦＥＴのゲートは共通接続され、後述するタイ
ミング制御回路ＴＣから、タイミング信号φｐｃが供給
される。このタイミング信号φｐｃは、ダイナミック型
ＲＡＭの非選択状態においてハイレベルとされ、またそ
の選択状態においてロウレベルとされる。これにより、
ダイナミック型ＲＡＭの非選択状態において、プリチャ
ージ回路ＰＣのすべてのスイッチＭＯ３ＦＥＴがオン状
態となり、相補データ線の両信号線を短絡して電源電圧
Ｖｃｃの約１／２となるようなハーフプリチャージレベ
ルとする。したがって、各相補データ線の両信号線のレ
ベルハ、上記ハーフプリチャージレベルからハイレベル
又はロウレベルに向かって変化され、読み出し動作の高
速化が図られる。

センスアンプＳＡは、各相補データ線に対応して設けら
れるｎ　＋　ｔ　（Ｉｉの単位回路により構成される。

センスアンプＳＡの各単位回路は、交差接続される二組
のＣＭＯＳインバータ回路からなるフリソブフロフプに
よって構成され、その入出力ノードは対応する相補デー
タ線の非反転信号線及び反転信号線にそれぞれ結合され
る。これらのセンスアンプＳＡの単位回路は、タイミン
グ制御回路ＴＣから供給されるタイミング信号φｐａの
ハイレベルによって一斉に動作状態とされる。選択され
たワード線に結合されるメモリセルから対応する相補デ
ータ線に出力される微小読み出し信号は、センスアンプ
ＳＡの対応する単位回路によって増幅され、ハイレベル
又はロウレベルの２値（８号とされる。

メモリアレイＭ−ＡＲＹを構成する各相補データ線は、
その他方において、カラムスイッチＣ８Ｗの対応するス
イッチＭＯＳ　Ｆ　ＥＴ対に結合される。カラムスイッ
チＣ８Ｗは、各相補データ線に対応して設けられるｒｉ
＋１組のスイッチＭＯ５ＦＥＴ対によって構成される。

これらのスイッチＭＯ５ＦＥＴ対の他方は、相補共通デ
ータ線の非反転信号線ＣＤ又は反転信号線面にそれぞれ
共通接続される。これにより、カラムスイッチＣ８Ｗは
、カラムアドレス信号によって指定される一組の相補デ
ータ線と共通相補データ線ＣＤ−で１を選択的に接続す
る。カラムスイッチＣＳＷを構成する各スイッチＭＯＳ
　Ｆ　ＥＴ対のゲートはそれぞれ共通接続され、カラム
アドレスデコーダＣＤＣＲから対応するデータ線選択信
号ＹＯ〜Ｙｎが供給される。

カラムアドレスデコーダＣＤＣＲは、カラムアドレスバ
ッファＣＡＤＢから供給される相補内部アドレス信号ａ
ｙＱ−ａｙｉ（ここで、例えば外部アドレス信号ＡＹＯ
と同相の内部アドレス信号ａｙＱと逆相の内部アドレス
信号ａｙＱをあわせて相補内部アドレス信号ａｙｏのよ
うに表す。以下同じ）をデコードし、タイミング制御回
路ＴＣから供給されるタイミング信号φｙに同期して、
上記データ線選択信号ＹＯ〜Ｙｎを形成し、カラムスイ
ッチＣ３Ｗの対応するスイッチＭＯ５ＦＥＴ対に供給す
る。

カラムアドレスバッファＣＡＤＢは、外部端子ＡＯ〜Ａ
ｔを介してマルチプレクス方式により供給されるＹアド
レス信号ＡＹＯ〜ＡＹｉを受け、保持するとともに、相
補内部アドレス信号ａｙＱ〜ａｙｉを形成し、カラムア
ドレスデコーダＣＤＣＨに供給する。Ｙアドレス信号Ａ
ＹＯ〜ＡＹｉは、カラムアドレスストローブ信号ＣＡＳ
の立ち下がりに同期して外部端子ＡＯ〜Ａｉに供給され
る。このため、カラムアドレスバッファＣＡＤＢは、タ
イミング制御回路ＴＣにおいてカラムアドレスストロー
ブ信号ＣＡＳの立ち下がりを検出して形成されるタイミ
ング信号φａｃに従って、Ｙアドレス信号ＡＹＯ”ＡＹ
ｉを取り込む。

相補共通データ線ＣＤ　−ＣＤには、メインアンプＭＡ
の入力端子が結合されるとともに、データ入カバソファ
ＤＩＢの出力端子が結合される。メインアンプＭＡの出
力端子は、さらにデータ出力バッファＤＯＢの入力端子
に結合される。

メインアンプＭＡは、メモリアレイＭ−ＡＲＹの選択さ
れたメモリセルから、相補データ線及び相補共通データ
線ＣＤ−８石を介して出力される２値読み出し信号をさ
らに増幅し、データ出力バッファＤＯＢに伝達する。

データ出力バッファＤＯＢは、ダイナミック型ＲＡＭの
読み出し動作モードにおいて、タイミング制御回路ＴＣ
から供給されるタイミング信号φｒにより選択的に動作
状態とされ、メインアンプＭＡから伝達されるメモリセ
ルの読み出し信号をデータ出力端子Ｄｏを介して外部の
装置に出力する。このタイミング信号φｒがロウレベル
とされるダイナミ７り型ＲＡＭの非選択状態又は書き込
み動作モードにおいて、データ出力バッファＤ。

Ｂの出力はハイインピーダンス状態とされる。

データ人カバソファＤＩＩ３は、ダイナミック型ＲＡＭ
の丑き込み動作モードにおいて、タイミング制御回路Ｔ
Ｃから供給されるタイミング信号φＷにより選択的に動
作状態とされ、データ入力端子Ｄｉｎを介して外部の装
置から供給される暑き込みデータを相補暑き込み信号と
し、相補共通データ線ＣＤ　−ＣＤに供給する。このタ
イミング信号φＷがロウレベルとされるダイナミック型
ＲＡ　Ｍの非選択状態又は読み出し動作モードにおいて
、データ入カバソファＤＩＩ３の出力はハイインピーダ
ンス状態とされる。

一方、メモリアレイＭ−ＡＲＹを椹成するワード線ｗｏ
〜Ｗｍは、２次ロウアドレスデコーダＲＤＣＲ２に結合
され、そのうちの１本が選択・指定される。特に制限さ
れないが、この実施例のダイナミンク型ＲＡＭのロウ系
選択回路は２段構成とされ、下位２ピントの相補内部ア
ドレス信号上ｘＱ及びａｘｌをデコードする１次ロウア
ドレスデコーダＲＤＣＲ１と、相補内部アドレス信号上
ｘ２〜ａｘｉをデコードする２次ロウアドレスデコーダ
ＲＤＣＲ２が設けられる。

１次ロウアドレスデコーダＲＤＣＲ１は、特ニ制限され
ないが、ロウアドレスバッファＲＡＤＢから供給される
下位２ビツトの相補内部アドレス信号ａｘＯ及びａｘｌ
をデコードし、タイミング制御回路ＴＣから供給される
タイミング信号φＸに従って、ワード線選択タイミング
信号φｘＯ〜ψｘ３を形成し、２次ロウアドレスデコー
ダＲＤＣＲ２に供給する。２次ロウアドレスデコーダＲ
ＤＣＲ２は、ロウアドレスバッファＲＡＤＢから供給さ
れる相補内部アドレス信号ａｘ２〜ａｘｉをデコードし
、１次ロウアドレスデコーダＲＤＣＲ１から供給される
ワード線選択タイミング信号φＸＯ〜φｘ３と組み合わ
せることによって、ロウアドレス信号で指定される１本
のワード線を選択状態とする。

このように、ロウ系選択回路を２段構成とすることで、
半導体基板上における２次ロウアドレスデコーダＲＤＣ
Ｒ２の配置間隔とメモリアレイＭ−ＡＲＹのワード線の
配置間隔を同じにする、二とができ、半導体基板のレイ
アウトを効率化することができる。

ロウアドレスバッファＲＡＤＢは、アドレスマルチプレ
クサＡＭＸから伝達されるロウアドレス信号を受け、相
補内部アドレス儀号ａｘＱ−ａｘｉを形成して、１次ロ
ウアドレスデコーダＲＤＣＲ１及び２次ロウアドレスデ
コーダＲＤ　ＣＲ２に供給する。Ｘアドレス信号ＡＸＯ
〜ＡＸｉは、ロウアドレスストローブ信号ＲＡＳの立ち
下がりに同期して供給される。このため、ロウアドレス
バッファＲＡＤＢのロウアドレス信号のなり込みは、タ
イミング制御回路ＴＣにおいてロウアドレスストローブ
信号ＲＡＳの立ち下がりを検出することによって形成さ
れるタイミング信号φａｒに従って行われる。

アドレスマルチプレクサＡＭＸは、タイミング制御回路
ＴＣから供給されるタイミング信号φｒｅｆがハイレベ
ルとされる自動リフレッシュモードにおいて、リフレッ
シュアドレスカウンタＲＥＦＣから供給されるリフレン
ジエアドレス信号ｒｘＯ〜ｒｘｉを選択し、ロウアドレ
ス信号としてロウアドレスバッファＲＡＤＢに伝達する
。また、タイミング信号φｒｅｆがロウレベルとされる
通常のメモリアクセスにおいて、外部端子ＡＯ〜Ａｔを
介して供給されるＸアドレス信号ＡＸＯ〜ＡＸｉを選択
し、ロウアドレス信号としてロウアドレスバッファＲＡ
ＤＢに伝達する。

リフレッシュアドレスカウンタＲＥＦＣは、ダイナミッ
ク型ＲＡＭの自動リフレッシュモードにおいて、タイミ
ング制御回路ＴＣから供給されるタイミング信号φＣに
従って歩進され、リフレッシュすべきワード線を順次指
定するためのリフレッシュアドレス信号ｒｘｏ〜ｒｘｉ
を形成し、アドレスマルチプレクサＡＭＸに供給する。

タイミング制御回路ＴＣは、制御信号として外部から供
給されるロウアドレスストローブ信号玉ＡＳ、カラムア
ドレスストローブ信号ＣＡＳ及びライトイネーブル信号
Ｗ百により、上記各種のタイミング信号を形成し、各回
路に供給する。

第１図には、第３図のダイナミック型ＲＡＭのタイミン
グ制御回路ＴＣのＣＡＳ系タイミング発生回路の一実施
例の回路図が示されている。以下の回路図において、そ
のチャンネル（バンクゲート）部に矢印が付加されるＭ
ＯＳＦＥＴはＰチャンネルＭＯＳ　Ｆ　ＥＴであり、矢
印が付加されないＮチャンネルＭＯＳ　Ｆ　ＥＴと区別
される。

゛第１図において、外部端子ＣＡＳから図示されない入
力保ＷＬ回路を経て供給されるカラムアドレスストロー
ブ信号ＣＡＳは、まず入力インバータ回路Ｎ１によって
反転され、内部タイミング信号Ｃ１が形成される。内部
タイミング信号Ｃ１は、インバータ回路Ｎ２〜Ｎ４に代
表される一連の論理回路に供給され、非反転内部タイミ
ング信号Ｃ２が形成される。この内部タイミング信号Ｃ
２は、遅延回路ＤＬ　１＋７）ＭＯ５ＦＥＴＱＩ及びＱ
６（７）共通接続されたゲートに供給きれる。

遅延回路ＤＬＩのＰチャンネルＭＯ３ＦＥＴＱｌ及びＮ
チャンネルＭＯ５ＦＥＴＱ６は、そのゲート及びドレイ
ンが共通接続される。ＭＯ３ＦＥＴＱＩのソースは回路
の電源電圧に結合され、ＭＯＳＦＥＴＱ６のソースは、
ＮチャンネルＭＯ５ＦＥＴＱ７を介して、回路の接地電
位に結合される。これにより、ＭＯ３ＦＥＴＱ７がオン
状態とされるとき、ＭＯ３ＦＥＴＱＩ及びＱ６はＣＭＯ
Ｓインバータ回路を構成する。ここで、ＭＯ３ＦＥＴＱ
７は比較的小さなコンダクタンスとなるように設計され
る。

ＭＯ５ＦＥＴＱＩ及びＱ６の共通接続されたドレインは
、遅延用キャパシタＣｄｌの一方の電極に結合される。

このキャパシタＣｄｌの他方の電極は回路の接地電位←
結合される。キャパシタＣｄ１の一方の電極はさらにレ
ベル判定回路として機能するインバータ回路Ｎ５の入力
端子に結合される。また、キャパシタＣｄｌの一方の電
極と回路の電源電圧ＶＣＣとの間には、Ｐチャンネル間
０ＳＦＥＴＱ２が設けられる。このＭＯ５ＦＥＴＱ２と
上記ＭＯＳ　Ｆ　ＥＴＱ　７のゲートは共通接続され、
上述の内部タイミング信号ＣＩが供給される。

ここで、ＭＯ５ＦＥＴＱ２は、比較的大きなコンダクタ
ンスとなるように設計される。インバータ回路Ｎ５の出
力信号は、この遅延回路ＤＬＬの出力信号とされ、内部
タイミング信号Ｃ３とされる。

特に制限されないが、この内部タイミング信号Ｃ３は、
例えば上述のタイミング信号φｙなどを形成するために
用いられる。

第４図には、第１図の遅延回路ＤＬＩを含むタイミング
制御回路ＴＣのＣＡＳ系タイミング発生回路の一実施例
のタイミング図が示されている。

第４図において、ダイナミック型ＲＡＭは、ロウアドレ
スストローブ信号ＲＡＳ及びカラムアドレスストローブ
信号ＣＡＳがハイレベルとされることで、亦選択状態と
される。タイミング制御回路ＴＣＯＣＡＳ系タイミング
発生回路では、カラムアドレスストローブ信号ＣＡＳが
ハイレベルとされることで、内部タイミング信号Ｃ１及
びＣ２がともにロウレベルとされる。したがって、ＭＯ
３Ｆ　ＥＴＱ　ｌ及びＣ２がオン状態となり、ＭＯＳＦ
ＥＴＱ６及びＣ７はオフ状態となる。これにより、キャ
パシタＣｄ１の電位は、ＭＯＳＦＥＴＱＩ及びＣ２を介
して結合される回路の電源電圧■ＣＣによって、ハイレ
ベルとされる。このため、インバータ回路Ｎ５の出力信
号すなわち内部タイミング信号Ｃ３はロウレベルとなる
。

次に、ロウアドレスストローブ信号ＲＡＳがハイレベル
からロウレベルに変化されることでダイナミック型ＲＡ
Ｍは選択状態とされ、さらにカラムアドレスストローブ
信号ＣＡＳがハイレベルからロウレベルに変化されるこ
とで、上記タイミング信号φｙが形成されその列選択動
作が開始される。また、これにつづいてタイミング信号
φｒ又はφＷなどが形成され、選択されたメモリセルに
対する記憶データの入出力動作が行われる。

すなわち、タイミング制御回路ＴＣの図示されないＲＡ
Ｓ系タイミング発生回路では、ロウアドレスストローブ
信号ＲＡＳがロウレベルとされることで上記タイミング
信号φＸなどが形成され、ワード線の選択動作が開始さ
れる。一方、タイミング制御回路ＴＣのＣＡＳ系タイミ
ング発生回路では、カラムアドレスストローブ信号ＣＡ
Ｓがハイレベルからロウレベルに変化されることで内部
タイミング信号Ｃ１がハイレベルとなり、やや遅れて内
部タイミング信号Ｃ２がハイレベルとなる。

内部タイミング信号Ｃ１及びＣ２がハイレベルとなるこ
とで、遅延回路ＤＬＩのＭＯＳＦＥＴＱＩ及びＣ２がオ
フ状、さとなり、逆にＭＯＳ　Ｆ　ＥＴＱ６及びＣ７が
ともにオン状態となる。これにより、キャパシタＣｄｌ
に直積された電荷は、ＭＯ３ＦＥ　’ｒ　Ｑ　６及びＣ
７を介して徐々にディスチャージされる。このとき、デ
ィスチャージによってキャパシタＣｄｌの電位が低下し
ていく速度は、ＭＯＳＦＥＴにｌ及びＣ７の合成コンダ
クタンスとキャパシタＣｄ１の静電容量によって決まる
時定数に左右される。前述のように、Ｍ　ＯＳ　Ｆ’　
Ｆ、　１”　Ｑ　７は比較的小さなコンダクタンスとな
るように設計されるため、この時定数は比較的大きなも
のとなり、キャパシタＣｄｌの電位は比較的ゆっくりと
低下する。

キャパシタＣｄｌの電位が低下し、インバータ回路Ｎ５
の論理スレッシホルトレベルよりも低くなると、インバ
ータ回路Ｎ５の出力信号すなわち内部タイミング信号Ｃ
３がハイレベルとなる。この内部タイミング信号Ｃ３の
ハイレベルにより、上述のタイミング信号φｙが形成さ
れ、ダイナミック型ＲＡＭのデータ線選択動作が開始さ
れる。

また、このタイミング信号φｙにやや遅れてタイミング
信号φｒ又はφＷが形成され、選択されたメモリセルに
対する記憶データの入出力動作が行われる。つまり、内
部タイミング信号Ｃ２がハイレベルとなってから、イン
バータ回路Ｎ５の出力信号すなわち内部タイミング信号
Ｃ３がハイレベルとなるまでの時間すなわちこの遅延回
路ＤＬＩの設定遅延時間Ｔｄｌは、上記ＭＯ５ＦＥＴＱ
６及びＣ７のコンダクタンスとキャパシタＣｄｌの静電
容量によって決定される。言うまでもなく、この遅延回
路ＤＬＬの設定遅延時間Ｔｄｌは、ワード線の選択動作
が終了し、選択されたメモリセルの微小読み出し信号が
それぞれ対応するセンスアンプＳＡによって増幅され２
値信号として確立されるまでの所要時間を充分満足する
最小の時間とされる。

選択されたメモリセルに対する記憶データの入出力動作
が終了すると、ロウアドレスストローブ信号「百及びカ
ラムアドレスストローブ信号で肩カロウレベルからハイ
レベルに変化される。

カラムアドレスストローブ信号ＣＡＳがハイレベルとさ
れることで、内部タイミング信号ＣＩがロウレベルとな
り、やや遅れて内部タイミング信号Ｃ２がロウレベルと
なる。内部タイミング信号Ｃ１がロウレベルとなること
で、遅延回路ＤＬＬのＭＯＳＦＥＴＱ７が内部タイミン
グ信号Ｃ２がロウレベルとなる以前にオフ状態となり、
逆にＭＯＳＦＥＴＱ２が内部タイミング信号Ｃ２がロウ
レベルとなる以前にオフ状態となる。また、これにつづ
いて、ＭＯＳＦＥＴＱ６がオフ状態となり、ＭＯＳＦＥ
ＴＱＩがオン状態となる。前述のように、ＭＯ３ＦＥＴ
Ｑ２は比較的大きなコンダクタンスとなるように設計さ
れるため、キャパシタＣｄ１はＭＯ３ＦＥＴＱ２を介し
て急速にチャージされ、キャパシタＣｄｌの電位も、第
４図に示されるように、急速に上昇する。また、キャパ
シタＣｄｌの電位がインバータ回路Ｎ５の論理スレフシ
ホルトレベルを超えることで、インバータ回路Ｎ５の出
力信号すなわち内部タイミング信号ｃ３もカラムアドレ
スストローブ信号ＣＡＳにほぼ遅延されることなくロウ
レベルとなる。内部タイミング信号Ｃ３がロウレベルと
なることで、タイミング信号φｙなどがロウレベルとさ
れ、ダイナミック型ＲＡＭは非選択状態となって、次の
メモリアクセスに備える。

以上のように、この実施例のダイナミック型ＲＡＭでは
、タイミング制御回路′ｒＣのＣＡＳ系タイミング発生
回路に設けられる遅延回路ＤＬＩの遅延用キャパシタＣ
ｄｌと回路の電源電圧との間に、比較的大きなコンダク
タンスとされるＭＯ３ＦＥＴＱ２が設けられ、キャパシ
タＣｄｌの放電用ＭＯ３ＦＥＴＱ６と回路の接地電位と
の間に比較的小さなコンダクタンスとされるＭＯ３ＦＥ
ＴＱ７が設けられる。また、これらのＭＯ５ＦＥＴＱ２
及びＱ７のゲートには、カラムアドレスストローブ信号
ＣＡＳにほぼ遅延されることなく形成される内部タイミ
ング信号Ｃ１が供給される。このため、キャパシタＣ，
，（１の充電動作が内部タイミング１８号Ｃ１によって
選択的に高速化され、遅延１１路Ｄ　Ｌ　１のカラムア
ドレスストローブ信号τＡｓの立ち下がりに対する遅延
時間は比較的長く、またカラムアドレスストローブ信号
ＣＡＳの立ち上がりに対する遅延時間はほぼ無視できる
ほどの小さな値となる。つまり、遅延回路ＤＬＩは、内
部タイミング信号Ｃ１がハイレベルからロウレベルに変
化されることで、急速にリセット状態とされる。したが
って、ダイナミック型ＲＡＭが選択状態とされる初期に
おいて、ワード線の選択動作に必要な所定の遅延時間が
確保され、またメモリアクセス終了後において、ダイナ
ミック型ＲＡＭは速やかに待機状態となり、例えばニブ
ルモードやページモードなどにおける繰り返し動作が高
速化されるものである。

〔実施例２〕 第２図には、この発明が通用されたダイナミック型ＲＡ
Ｍのタイミング制御回路ＴＣの５Ｘ茗系タイミング発生
回路のもう一つの実施例が示されている。この実施例に
おいて、遅延回路を除く他の回路ブロックは、第１の実
施例と同じであり、その構成と動作の説明を省略する。

第２図において、内部タイミング信号Ｃ２は、遅延回路
ＤＬ２のＰチャンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　４及
びＮチャンネルＭＯ５ＦＥＴＱ８の共通接続されたゲー
トに供給される。これらのＭＯＳＦＥＴＱ４及びＱ８は
、そのドレインも共通接続される。

ＭＯ５ＦＥＴＱＢのソースは回路の接地電位に結合され
、ＭＯ３ＦＥＴＱ４のソースは、ＰチャンネルＭＯ５Ｆ
ＥＴＱ３を介して、回路の電源電圧Ｖｃｃに結合される
。これにより、ＭＯ３ＦＥＴＱ３がオン状態とされると
き、ＭＯＳＦＥＴＱ４及びＱ８はＣＭ　ＯＳインバータ
回路を構成する。ここで、ＭＯ５ＦＥＴＱ３は比較的小
さなコンダクタンスとなるように設計される。

ＭＯ５ＦＥＴＱ４及びＱ８の共通接続されたドレインは
、遅延用キャパシタＣｄ２の一方の電極に結合される。

このキャパシタＣｄ２の他方（Ｄ　電照は回路の接地電
位に結ａ・される、キャパシタＣｄ２の一方の電極はざ
らにレー・ル判定回路として機能するインパーク回路ｈ
６の入力端子りこ結合される。また、キャパシタＣｄ２
の一方の電極と回路の接地電位との間には、Ｎチャンネ
ルＭ　ＯＳ　ＦＥＴＱ９が設けられる。このＭＯ５ＦＥ
ＴＱ９と上記Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　３のゲートは
共通接続され、内部タイミング信号Ｃ１が供給される。

ここで、Ｍ　ＯＳ　Ｆ　Ｅ　ＴＱ　９は、比較的大きな
コンダクタンスとなるように設計される。インバータ回
路Ｎ６の出力信号は、この遅延回路ＤＬ２の出力信号と
され、内部クイミンクゴ、ｑ号Ｃ４とされる。

第４因の夕・イｉング図に・詳記して示されるように、
内部クーｆミングイへ号Ｃ１ばカラムアドレスストロー
ブ信号ＣＡＳにほぼ遅延されることなく形成され、この
内部タイミング信号Ｃ１にやや遅れて内部タイミング信
号Ｃ２が形成される。

ダイナミック型ＲＡＭの非選択状態において、内部タイ
ミング信号ＣＩ及びＣ２はロウレベルとされる。シ、た
がって、遅延回路ＤＬ２のＭＯＳＦＥＴＱＢ及びＱ９は
オフ状態となり、ＭＯ５ＦＥＴＱ３及びＣ４がメン状態
となる。これにより、キャパシタＣｄ２の電位は、ＭＯ
ＳＦＥＴＱＢ及びＣ４を介して結合される回路の電源冷
圧Ｖｃｃによって、ハ・Ｃレベルとされ、インバータ回
路Ｎ６の出力信号すなわち内部タイミング信号Ｃ４はロ
ウレベルとなる。

次に、カラムアドレスストａ−ブ信号ＣＡＳがハイレベ
ルからロウレベルに変化されることで、内部タイミング
信号Ｃ１がハイレベルとなり、これにやや遅れて内部夕
・＋ミング信号Ｃ２がハイレベルとな・コ。これにより
、まずＭＯ３ＦＥＴＱ３／Ｊ＜ｊ”３部りイミング信号
Ｃ２がハイレベルになる以前にオフ状態となり、Ｍ　Ｏ
Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　９が内部タイミング信号Ｃ２がハ
イレベルになる以前にオフ状態となる。また、これにつ
づい°ｉｌ’、ＭＯ５ＦＥＴＱ４がオフ状態となり、Ｍ
ＯＳＦＥＴＱＢがオン状態となる。前述のように、ＭＯ
ＳＦＥＴＱ９は比較的大きなコンダクタンスとなるよう
に設計されるため、Ｍ　ＯＳ　Ｆ　Ｅ、　Ｔ　Ｑ　９が
オン状態となることＣ１キヤバンタＣｄ２は急速にディ
スチャージされ、その電位も急速に低下する。このため
、第・＆図に示されるように、キャパシタＣｄ２の電位
はインバータ回路Ｉ〜６のｉｉ＆理スレッシホルドレ〜
、ルよりも低くなり、インバータ回路Ｎ６の出力鑞ワー
すなわち内部り・イミングイ１号Ｃ４がカラムアドレス
ストローブ信号ＣＡＳにほぼ遅延されることなくハイレ
ベルとなる。

メモリアクヒスを終了し、ロウアドレスストローブ信号
ＲＡＳ及びカラムアドレスストローブ信’５　ＣＡ　Ｓ
カロウレベルからハイレベルに変化されると、内部タイ
ミング信号Ｃ１がロウレベルとなり、やや遅れて内部タ
イミング信号Ｃ２がロウレベルとなる。これにより、遅
延回路ＤＬ２のＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　Ｂ及びＱ９が
ともにオフ状態となり、逆にＭＯ５ＦＥＴＱ３及びＣ４
がオン状態となる。

したがって、キャパシタＣｄ２は、ＭＯＳＦＥＴＱＢ及
びＣ４を介して、チャージされる。前述のように、ＭＯ
５ＦＥＴＱ３は比較的小さなコンダクタンスとなるよう
に設計される。このため、キャパシタＣｄ２の電位は、
ＭＯ５ＦＥＴＱ３及びＣ４の合成コンダクタンスとキャ
パシタＣｄ２の静電容量によって決まる時定数に従って
、徐々に上昇する。キャパシタＣｄ２の電位がインバー
タ回路Ｎ６の論理スレンシホルドレベルを超えると、イ
ンバータ囲路Ｎ６の出力信号すなわち内部タイミング信
号Ｃ４がロウレベルとなる。これにより、タイミング信
号φｙなどがロウレベルとされ、ダイナミック型ＲＡＭ
は非選択状態となって、次のメモリアクセスに備える。

以上のように、この実施例のダイナミック型ＲＡＭでは
、タイミング制御回路ＴＣのＣＡＳ系タイミング発生回
路に設けられる遅延回路ＤＬ２の遅延用キャパシタＣｄ
２と回路の接地電位との間に、比較的大きなコンダクタ
ンスとされるＭＯ３Ｆ　Ｅ　ＴＱ　９が設けられ、キャ
パシタＣｄ２の充電用ＭＯ５ＦＥＴＱ４と回路の電源電
圧Ｖｃｃとの間に比較的小さなコンダクタンスとされる
ＭＯＳＦＥＴＱＢが設けられる。また、これらのＭＯＳ
ＦＥＴＱ７及びＣ３のゲートには、カラムアドレススト
ローブ信号σＸ１−にほぼ遅延されることなく形成され
る内部タイミング信号Ｃ１が供給される。

このため、キャパシタＣｄ２の放電動作が内部タイミン
グ信号Ｃ１によって選択的に高速化され、遅延回路ＤＬ
２のカラムアドレスストローブ信号ＣＡＳの立ち下がり
に対する遅延時間はほぼ無視できるほど小さく、またカ
ラムアドレスストローブ信号ＣＡＳの立ち上がりに対す
る遅延時間は比較的長くされる。つまり、遅延回路ＤＬ
２は、内部タイミング信号ＣＩがロウレベルからハイレ
ベルに変化されることで、急速にセット状態とされるも
のである。

以上の二つの実施例に示されるように、この発明をキャ
パシタの充放電を用いた遅延回路を含むダイナミック型
ＲＡＭ等の半導体集積回路装置に通用した場合、次のよ
うな効果が得られる。すなわち、 （１）遅延回路を構成するキャパシタと回路の電源電圧
又は接地電位との間に、そのゲートに所定の制御信号を
受けるＭＯＳＦＥＴを設け、上記キャパシタの充放電を
行う充放電回路と回路の接地電位又は電源電圧との間に
、そのゲートに上記制御信号を受ける上記Ｍ　ＯＳ　Ｆ
　Ｅ　Ｔとは異なる導電型のＭ　ＯＳ　Ｆ　Ｅ　Ｔを設
けることで、所定の制御信号に従って遅延回路を構成す
るキャパシタの電位を強制的にバーｌレベル又はロウレ
ベルとし、遅延回路の遅延を選択的に小さくすることが
でき、遅延回路を高速に七ッート又はリセット状態とす
ることができるという効果が得られる。

（２）上記＋１）項により、タイミング発生回路の遅延
時間を例えば装置の起動時及び解放時で切り換えること
ができ、例えばダイナミック型ＲＡＭのニブルモードや
ページモードなどの繰り返し動作を高速化できるという
効果が得られる。

（３）上記＜１）項により、タイミング発生回路の遅延
時間を例えば装置の動作モードによって切り換えること
ができ、回路素子を増大させることなく、装置の制御形
式の多様化を図ることができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、第１図及び第
２図の実施例では、それぞれ信号の立ち上がり又は立ち
下がりだけを選択的に高速化しているが、信号の立ち上
がり及び立ち下がりの両方を別々の制御信号によって選
択的に高速化できるようにするための回路を同時に設け
てもよい、また、第１図のＭＯＳ　Ｆ　ＥＴＱ２とＱ７
及び第２図のＭＯＳＦＥＴＱ３とＱ９は、それぞれのゲ
ートに供給される内部タイミング信号ＣＩの論理を反転
することで、その導電型を入れ換えることもよい。遅延
回路のキャパシタの前段に設けられる充放電回路及びそ
の後段に設けられるレベル判定回路は、インバータ回路
でなく、例えばナントゲート回路など複数入力の論理回
路であってもよい、また、遅延用のキャパシタは、１個
でなく、複数個設けられるものであってもよい。さらに
、第１図のＣＡＳ系タイミング発生回路の回路構成や第
３図のダイナミック型ＲＡＭのブロック構成及び制御信
号の組み合わせなど、種々の実施形態を採りうるもので
ある。

以上の説明では生として本発明者によってなされた発明
をその背景となった利用分野であるダイナミック型ＲＡ
Ｍに通用した場合について説明したが、それに限定され
るものではなく、例えば、スタティック型ＲＡＭ等の各
種半導体記憶装置やその他のディジタル半導体装置など
にも通用できる。本発明は、少なくともキャパシタの充
放電を用いた遅延回路及びこのような遅延回路を具備す
る半導体集積回路装置に広く通用できる。

〔発明の効果〕

本順において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、遅延回路を構成するキャパシタと回路の
電源電圧又は接地電位との間に、そのゲートに所定の制
御信号を受けるＭＯＳＦＥＴを設け、上記キャパシタの
充放電を行う充放電回路と回路の接地電位又は電源電圧
との間に、上記ＭＯ５ＦＥＴとは異なる導電型のＭＯ５
Ｆ　Ｅ　Ｔを設けることで、所定の一１８信号に従って
遅延回路を構成するキャパシタの電位を強制的にハイレ
ベル又はロウレベルとし、遅延回路を高速にセント又は
リセット状態とすることができるため、タイミング発生
回路の遅延時１間を例えば装置の動作タイミング又は動
作モードによって切り換え、装置の繰り返し動作の高速
化や制御形式の多様化を図ることができるものである。

４６図面のｒｔＪ華な説明 第１１Ｄは、この発明が通用されたダイナミック型ＲＡ
Ｍのタイミング制仙：四路のＣＡＳ系タイミング発生回
路の一実施例を示す回路図、第２図は、この発明が通用
されたダイナｔ７り型ＲＡＭのタイミング制御回路の一
１系タイミング発生回路のもう一つの実施例を示す回路
図、第３図は、第１図又は第２図のタイミング制御回路
を含むダイナミック型ＲＡＭの一実施例を示すブロック
図、 第４図は、第１図及び第２図のタイミング制御回路のＣ
ＡＳ系タイミング発生回路の一実施例を示すタイミング
図、 第５図は、従来のダイナミック型ＲＡＭのタイミング制
御回路のＣＡＳ系タイミング発生回路の一例を示す回路
図、 第６図は、第５図のタイミング制御回路のＣＡＳ系タイ
ミング発生回路の一例を示すタイミング図である。

ＴＣ・・・タイミング制御回路、ＤＬＩ〜ＤＬ３・・・
遅延回路、Ｃｄｌ〜Ｃｄ３・・・キャパシタ、Ｑｌ−Ｑ
５・・・ＰチャンネルＭＯ５ＦＥＴ、Ｑ６〜ＱＩＯ・・
・ＮチャンネルＭＯ５ＦＥＴ、Ｎ１−Ｎ１３・・・イン
バータ回路、ＮＡＧｌ・・・ナントゲート回路。

Ｍ−ＡＲＹ・・・メモリアレイ、ＰＣ・・・プリチャー
ジ回路、ＳＡ・・・センスアンプ回路、Ｃ３Ｗ・・・カ
ラムスイッチ、ＲＤＣＲＩ、ＲＤＣＲ２・・・ロウアド
レスデコーダ、ＣＤＣＲ・・カラムアドレスデコーダ、
ＲＡＤＢ・・アドレスバッファ、ＡＭＸ・・・アドレス
マルチプレクサ、ＣＡＤＢ・・・カラムアドレスバッフ
ァ、ＭＡ・・・−メインアンプ、Ｄ　Ｉ　Ｂ・・データ
人カバンファ、ＤＯＢ・・・データ出力バッファ、ＲＥ
Ｆ（？−・・リフレッシュアドレスカウンタ、ＴＣ・・
タイミング制御回路。

第１図 ｔ！１ＩＪ３図 第４図 第５図

Claims (1)

1. 【特許請求の範囲】 １、その一方の電極が第１の電源電圧に結合されるキャ
   パシタと、その出力端子が上記キャパシタの他方の電極
   に結合され第１の入力信号に従って上記キャパシタを充
   放電する充放電回路と、その入力端子が上記キャパシタ
   の他方の電極に結合されるレベル判定回路と、上記キャ
   パシタの他方の電極と第１の電源電圧及び／又は第２の
   電源電圧との間に設けられそのゲートに第２の入力信号
   を受ける第１導電型の第１のＭＯＳＦＥＴ及び／又は第
   ２導電型の第２のＭＯＳＦＥＴと、上記充放電回路と第
   ２の電源電圧及び／又は第１の電源電圧との間に設けら
   れそのゲートに上記第２の入力信号を受ける第２導電型
   の第３のＭＯＳＦＥＴ及び／又は第１導電型の第４のＭ
   ＯＳＦＥＴとを含む遅延回路を具備することを特徴とす
   る半導体集積回路装置。 ２、上記第１の電源電圧は回路の接地電位であり上記第
   ２の電源電圧は回路の動作電源であって、上記充放電回
   路及びレベル判定回路はＣＭＯＳインバータ回路によっ
   て構成されるものであることを特徴とする特許請求の範
   囲第１項記載の半導体集積回路装置。 ３、上記半導体集積回路装置は、ダイナミック型ＲＡＭ
   であることを特徴とする特許請求の範囲第１項又は第２
   項記載の半導体集積回路装置。