JPS63209174A - Insulated-gate thyristor - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は電圧制御によりターンオンし、電流制御により
ターンオフする絶縁ゲート型サイリスタに関する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Field of Industrial Application) The present invention relates to an insulated gate thyristor that is turned on by voltage control and turned off by current control.
（従来の技術）
絶縁ゲート型サイリスタは、ゲート電極に電圧を印加す
ると第２導電型エミッタ層と、第２導電型ベース層とが
絶縁ゲート型トランジスタにより短絡されることによっ
てターンオシするサイリスタである。この動作は電圧制
御型であるため、小さなゲート電力しか必要としない。(Prior Art) An insulated gate thyristor is a thyristor that turns on by short-circuiting a second conductivity type emitter layer and a second conductivity type base layer by an insulated gate transistor when a voltage is applied to a gate electrode. Since this operation is voltage controlled, only small gate power is required.
しかし、この構成だけでは自己ターンオフができないた
め、第１４電型ベース層にベース電極を設け、このベー
ス電極に負のバイアスを印加してアノード電流の一部を
ベース電流として外部に排出することにより、自己ター
ンオフするように構成される絶縁ゲート型サイリスタが
提案されている。However, since self-turn-off cannot be achieved with this configuration alone, a base electrode is provided in the 14th electric type base layer, a negative bias is applied to this base electrode, and a part of the anode current is discharged to the outside as a base current. , an insulated gate thyristor configured to self-turn off has been proposed.
第１１図は自己ターンオフが可能な絶縁ゲート型サイリ
スタの素子断面図である。図において、ｌはｐ型エミッ
タ層、２は計型バッファ一層、３はｎ型ベース層、４は
ｐ型ベース層、５はｎ型エミツタ層である。ｐ型エミッ
タ層１にはアノード電流極６が、ｎ型エミツタ層５には
カソード電極９がそれぞれオーミックＥこ取付けられて
サイリスタ構造を成している。ｎ型エミツタ層５とｎ型
ベース層３の間に挾まれたｐ型ベース層４表面ｆＣ／７
’ −ト絶縁膜７を介してゲート電極８を形成して、タ
ーンオン用ｎチャネル絶縁ゲートトランジスタを構成し
ている。第１２図にこの素子の制御方法を示した。図で
Ｇはゲート電極８に与える電圧、Ｂはベース電極１０に
与える電圧を示している。ゲート電極８に正の電圧を印
加すると、ｎ型エミツタ層５はゲート電極８の下のｐ型
ベース層４表面にできたチャネルを介してｎ型ベース層
３と短絡し、ｎ型ベース層３内に゛電子が注入される。FIG. 11 is a cross-sectional view of an insulated gate thyristor capable of self-turn-off. In the figure, l is a p-type emitter layer, 2 is a meter-shaped buffer layer, 3 is an n-type base layer, 4 is a p-type base layer, and 5 is an n-type emitter layer. An anode current electrode 6 is attached to the p-type emitter layer 1, and a cathode electrode 9 is attached to the n-type emitter layer 5 by an ohmic electrode, forming a thyristor structure. Surface fC/7 of p-type base layer 4 sandwiched between n-type emitter layer 5 and n-type base layer 3
A gate electrode 8 is formed via a -to insulating film 7 to constitute a turn-on n-channel insulated gate transistor. FIG. 12 shows a method of controlling this element. In the figure, G indicates the voltage applied to the gate electrode 8, and B indicates the voltage applied to the base electrode 10. When a positive voltage is applied to the gate electrode 8, the n-type emitter layer 5 is short-circuited with the n-type base layer 3 through a channel formed on the surface of the p-type base layer 4 under the gate electrode 8, and the n-type base layer 3 is short-circuited. Electrons are injected into the
ｐ型エミッタ層１からは、それに見合った童の正孔がｎ
型ベース層内に注入されて、その結果サイリスタはター
ンオンする。一方、ｐ型ベース層４にはベース電極１０
が設けられている。このサイリスタをターンオフする時
は、このベース電極１０に負のバイアスを印加すると、
ｎ型エミツタ層５を通ってカソード電極９へ流れていた
アノード電流の一部がベース電流としてベース電極１０
から外部へ排出され、その結果サイリスタはターンオフ
する。このように従来の素子では、ターンオン。From the p-type emitter layer 1, a corresponding number of holes are n
is implanted into the mold base layer so that the thyristor turns on. On the other hand, the p-type base layer 4 has a base electrode 10
is provided. When turning off this thyristor, by applying a negative bias to this base electrode 10,
A part of the anode current flowing to the cathode electrode 9 through the n-type emitter layer 5 is transferred to the base electrode 10 as a base current.
is discharged to the outside, resulting in the thyristor being turned off. In this way, conventional elements are turned on.
ターンオフ用それぞれについて制御端子を必要とし、接
続が繁雑であった。A control terminal was required for each turn-off, and the connections were complicated.
（発明が解決しようとする問題点）
以上のように従来の絶縁ゲート型サイリスタでは、ター
ンオン用ゲート電極とターンオフ用ベースを極それぞれ
に端子を用意して接続しなければならないという間魁が
あった。(Problems to be Solved by the Invention) As described above, in the conventional insulated gate thyristor, there was a problem in that the turn-on gate electrode and the turn-off base had to be connected by preparing terminals for each pole. .
本発明はこのような間魂を解決した絶縁ゲート型サイリ
スタを提供することを目的とする。An object of the present invention is to provide an insulated gate thyristor that solves this problem.
（間融点を解決するための手段）
本発明にかかる絶縁ゲート型サイリスタは、第１４電型
ベース層側が第１導電型層、ゲート１を極側が第２４電
型層となるような向きに第１導電型ベース層とゲート電
極との間にダイオードを接続したことを特徴とする特
（作用）
この発明の構成Ｅこよれば、ターンオン用の制御信号は
ゲート電極のみに供給され、ベース電極にはターンオフ
用の制御信号しか供給されないので絶縁ゲート容量を充
゛電する時間を長くすることなく、単一のゲート電極端
子に制御信号を送るだけでターンオン、ターンオフ共に
制御することができる。(Means for solving the melting point problem) The insulated gate thyristor according to the present invention is arranged such that the 14th conductivity type base layer side is the first conductivity type layer and the gate 1 is oriented so that the pole side is the 24th conductivity type layer. Features (effects) characterized in that a diode is connected between the base layer of the first conductivity type and the gate electrode According to configuration E of the present invention, a control signal for turn-on is supplied only to the gate electrode, and a diode is connected between the base layer and the gate electrode. Since only the control signal for turn-off is supplied, both turn-on and turn-off can be controlled by simply sending a control signal to a single gate electrode terminal without increasing the time required to charge the insulated gate capacitor.
（実施例）
以下、本発明の実施例を図面を参照して説明する。以下
の全ての１Ｍｉ例では第１４電型としてｐ型、第２導電
型としてｎ型を用いている。(Example) Hereinafter, an example of the present invention will be described with reference to the drawings. In all 1Mi examples below, p type is used as the 14th conductivity type, and n type is used as the second conductivity type.
第１図は肩１の実施例の絶縁ゲート型サイリスタの断面
図である。従来例として示した第１１図と対応する部分
は同じ符号を付して詳細な説明は省く。この実施例では
、ベース電極１ｏとゲートを極１１の間にペレットの外
でダイオード１１を接続している。この場合ダイオード
はパッケージ内にアセンブリされてもよいし、別個のパ
ッケージにアセンブリされて接続されていてもよい。こ
の実施例によれば、ゲート回路からの制御線は一系統の
みで充分である。この場合の制御方法を第１０図に示し
た。従来例ではゲート電極端子Ｇとベースを極端子Ｂと
に別々に供給していた制御信号を、ゲート電極端子Ｇに
だけ供給すれはこの素子を制御することができる。この
図では、ターンオン期間中にのみ正電圧をターンオフ期
間中にのみ負電圧を供給しているが、オン期間中にも正
電圧をオフ期間中にも負電圧を供給すればアノード電流
・電圧の大きな変動に対しても安定した機能を維持する
ことができる。FIG. 1 is a cross-sectional view of an insulated gate thyristor according to an embodiment of the shoulder 1. Portions corresponding to those in FIG. 11 shown as a conventional example are designated by the same reference numerals, and detailed description thereof will be omitted. In this embodiment, a diode 11 is connected outside the pellet between the base electrode 1o and the gate pole 11. In this case, the diode may be assembled within the package or may be assembled and connected in a separate package. According to this embodiment, only one control line from the gate circuit is sufficient. The control method in this case is shown in FIG. In the conventional example, the control signal that was separately supplied to the gate electrode terminal G and the base terminal B can be supplied only to the gate electrode terminal G to control this element. In this figure, a positive voltage is supplied only during the turn-on period and a negative voltage is supplied only during the turn-off period, but if a positive voltage is supplied both during the on period and a negative voltage is supplied during the off period, the anode current and voltage will decrease. Stable functionality can be maintained even in the face of large fluctuations.
第２図は、第２の実施例の絶縁ゲート型サイリスタの断
面図である。この実施例では、ベース電極１０のバッド
１２を設け、その上にダイオード１３を載せ、そのカソ
ード電極をゲート電極８と接続している。このダイオー
ド１３は別個に作ったＰＮ接合型ダイオードもしくはシ
ヨットキーダイオード等をろう材等で接着したものであ
ってもよいし、バッド１２上ζζ形成した多結晶シリコ
ンダイオードでありでもよい。この場合はバクケージ内
に別個にアセンブリするよりも小型化ができるという利
点がある。FIG. 2 is a cross-sectional view of the insulated gate thyristor of the second embodiment. In this embodiment, a pad 12 of a base electrode 10 is provided, a diode 13 is mounted on the pad 12, and its cathode electrode is connected to the gate electrode 8. The diode 13 may be a separately manufactured PN junction diode or Schottky diode bonded with a brazing material or the like, or it may be a polycrystalline silicon diode formed on the pad 12. In this case, there is an advantage that it can be made smaller than if it were assembled separately inside the bag cage.
第３図は第３の実施例の絶縁ゲート型サイリスタの断面
図である。この実施例ではｐ型ベース層４の上にシ１１
７トキー電極１４を形成して、シ■ットキーダイオード
を作っている。この場合は、従来例に比べ面積を増やす
ことなくダイオードを形成できるという利点がある。FIG. 3 is a cross-sectional view of an insulated gate thyristor according to a third embodiment. In this embodiment, a silicon layer 11 is formed on the p-type base layer 4.
A seven-key electrode 14 is formed to create a seven-key diode. In this case, there is an advantage that the diode can be formed without increasing the area compared to the conventional example.
第４図は第４の実施例の絶縁ゲート型サイリスタの断面
図である。この実施例ではｐ型ベース層４の上に高融点
金ＩＩｊ４１５を形成し、その上に多結晶シリコンダイ
オード１６を作っている。この多結晶シリコンダイオー
ド１６はＰＮ接合ダイオードなので、シックトキーダイ
オードに比べ逆方向リーク電流を減少することができる
。また、高融点金属１５の上にダイオードが形成されて
いるので、この部分はサイリスタ構造とならずラフチア
ツブの問題は生じない。FIG. 4 is a sectional view of an insulated gate thyristor according to a fourth embodiment. In this embodiment, high melting point gold IIj 415 is formed on the p-type base layer 4, and a polycrystalline silicon diode 16 is formed thereon. Since this polycrystalline silicon diode 16 is a PN junction diode, reverse leakage current can be reduced compared to a thick key diode. In addition, since the diode is formed on the high melting point metal 15, this portion does not have a thyristor structure and the problem of ruff growth does not occur.
第５図は、第５の実施例の絶縁ゲート型サイリスタの断
面図である。この実施例ではｐ型ベース層４の上にｐ型
多結晶シリコン層１７を形成し、ゲート電極８として形
成したｎ型多結晶シリコン層を一体化して多結晶シリコ
ンダイオードを作っている。ゲート電極パッドはｎ型多
結晶シリコン層に接続する。FIG. 5 is a sectional view of an insulated gate thyristor according to a fifth embodiment. In this embodiment, a p-type polycrystalline silicon layer 17 is formed on a p-type base layer 4, and an n-type polycrystalline silicon layer formed as a gate electrode 8 is integrated to form a polycrystalline silicon diode. The gate electrode pad is connected to the n-type polycrystalline silicon layer.
第６図は第６の実施例の絶縁ゲート型サイリスタの断面
図である。この実施例ではｐ型ベース層４にｎ−懺層工
９を拡散形成してＰＮ接合型ダイオードを作っている。FIG. 6 is a sectional view of an insulated gate thyristor according to a sixth embodiment. In this embodiment, an n-substrate layer 9 is diffused into the p-type base layer 4 to form a PN junction diode.
鱈型層１８は、この部分のサイリスタ動作を防止するた
めに設けた高濃度層である。この実施例では、シリコン
単結晶にＰＮ接合ダイオードを作るので逆方向リークｉ
ｔ流の更に少ないダイオードを作ることができる。The cod-shaped layer 18 is a high concentration layer provided to prevent thyristor operation in this portion. In this example, since the PN junction diode is made in silicon single crystal, there is no reverse leakage i.
Diodes with even lower t currents can be made.
第７図は第７の実施例の絶縁ゲート型サイリスタの断面
図である。この実施例は、第６の実施例の計型ｔ＝ １
９の代りにｎ型多結晶９９３２層２゜を設けたものであ
る。FIG. 7 is a sectional view of an insulated gate thyristor according to a seventh embodiment. This example is based on the gauge type t=1 of the sixth example.
In place of 9, a 2° layer of n-type polycrystalline 9932 is provided.
第８図は第８の実施例の絶縁ゲート型サイリスタの断面
図である。この実施例は、第６の実施例（、り Ｐ Ｎ
接合ダイオードの耐圧を上げるために、ｎ＋型層１９と
ｐ型層２１が直接接しないような構造になっている。こ
の実施例の素子を作るには例えば次のようなプロセスが
ある。まず、ｎ型ベース層３の表面部にｐ”！Ｊ層２１
％選択拡散し、その上にｎ型層−をエピタキシャル成長
させる。その後ゲート絶縁ｍ７、ゲート電極８を形成し
、これをマスクの一部として用いて、ｐ型ベース層４、
ｎ型エミツタ層５およびｎ“型層１９を形成して拡散工
程を終了する。この実施例では計−ｐ型のダイオードと
なるのでｓｒ”−ｐＷの第６の実施例よりも大きな耐圧
を実現できる。FIG. 8 is a sectional view of an insulated gate thyristor according to an eighth embodiment. This embodiment is the same as the sixth embodiment (,ri P N
In order to increase the withstand voltage of the junction diode, the structure is such that the n+ type layer 19 and the p type layer 21 are not in direct contact with each other. For example, the following process can be used to manufacture the device of this embodiment. First, a p"!J layer 21 is formed on the surface of the n-type base layer 3.
% selective diffusion, and an n-type layer is epitaxially grown thereon. After that, a gate insulator m7 and a gate electrode 8 are formed, and using this as part of a mask, the p-type base layer 4,
The diffusion process is completed by forming an n-type emitter layer 5 and an n"-type layer 19. Since this embodiment is a p-type diode, it achieves a higher breakdown voltage than the sr"-pW sixth embodiment. can.
第９図は第９の実施例の絶縁ゲート型サイリスタの断面
図である。この実施例では第８の実施例と同様にＰＮ接
合ダイオードの耐圧を上げることを目的としている。こ
の場合は、ｐ型ベース層４を形成する際にｎへ層１９が
形成される部分は拡散しないでｎ型エピタキシ雫ル層の
まま残しておき、その中にｎ型層１９を拡散形成する。FIG. 9 is a sectional view of an insulated gate thyristor according to a ninth embodiment. Similar to the eighth embodiment, this embodiment aims to increase the withstand voltage of the PN junction diode. In this case, when forming the p-type base layer 4, the part where the n-type layer 19 will be formed is not diffused, but is left as an n-type epitaxial layer, and the n-type layer 19 is diffused and formed therein. .
。この場合には、ｎ＋−ｎ−Ｌ ｐ型のダイオードとな
るので、更に耐圧を大きくすることができる。. In this case, since it becomes an n+-n-L p type diode, the withstand voltage can be further increased.
本発明は上記した実施例に限られるものではなく、更に
種々変形して実施することができる。例えば上記実施例
ではダイオードとして拡散によって形成したＰＮ接合ダ
イオード、多結晶シリコンダイオード、シ謬ットキーダ
イオードの例を示したが、これ以外の物質からなる整流
素子であってもかまわない。また、上記実施例ではラフ
チアツブ防止のためにｐ型層を用いたが、絶縁膜等によ
り分離する方法でもかまわない。The present invention is not limited to the embodiments described above, and can be implemented with various modifications. For example, in the above embodiments, the diodes are PN junction diodes, polycrystalline silicon diodes, and Schottky diodes formed by diffusion, but rectifying elements made of other materials may also be used. Further, in the above embodiment, a p-type layer was used to prevent rough swelling, but a method of separating the layers using an insulating film or the like may also be used.
以上述べたように本発明によれば、第１導電型ベース層
とゲート電極の間にダイオードを接続することにより、
絶縁ゲート容量を充電する時間を長くすることなく、単
一のデー１［ｆｆｌ端子端子側御信号を送るだけでター
ンオン、ターンオフ共に制御可能な絶縁ゲート型サイリ
スタを実現することができる。As described above, according to the present invention, by connecting a diode between the first conductivity type base layer and the gate electrode,
It is possible to realize an insulated gate thyristor that can control both turn-on and turn-off by simply sending a single D1[ffl terminal side control signal, without increasing the time to charge the insulated gate capacitance.
縞１図ないし＠９図は本発明の第１ないし第９の実施例
の素子構造を示す断面図、第１０図は本発明の素子の制
御方法を示す図、第１１図は従来例の素子構造を示す断
面図、第１２図は従来例の素子の制御方法を示す図であ
る。
１：ｐ型エミッタ層、２：♂ｌバッフ１一層、３：ｎ型
ベース層、４：ｐ型ベース層、５：ｎ型エミツタ層、６
：アノード電極、７：ゲート絶縁膜、８：ゲート電極、
９：カソード電極、１０：べ−スミ極、１１：ダイオー
ド、１２：ベース電極パッド、１３：ダイオード、１４
ニジロツトキー電極、１５：高融点金属、１６：多結晶
シリコンダイオード、１７：ｐ型多結晶シリコン層、１
８ ： ｐ＋Ｍ１１層、１９：ｎ＋型層、２０：ｎ型多
結晶シリコン層、２１：鱈型層、２２：ｎｆｉ層。Stripes 1 to 9 are cross-sectional views showing device structures of the first to ninth embodiments of the present invention, FIG. 10 is a diagram showing a method of controlling the device of the present invention, and FIG. 11 is a conventional device. FIG. 12, a cross-sectional view showing the structure, is a diagram showing a conventional method of controlling an element. 1: p-type emitter layer, 2: ♂l buffer 1 layer, 3: n-type base layer, 4: p-type base layer, 5: n-type emitter layer, 6
: anode electrode, 7: gate insulating film, 8: gate electrode,
9: cathode electrode, 10: base electrode, 11: diode, 12: base electrode pad, 13: diode, 14
rainbow key electrode, 15: high melting point metal, 16: polycrystalline silicon diode, 17: p-type polycrystalline silicon layer, 1
8: p+M11 layer, 19: n+ type layer, 20: n type polycrystalline silicon layer, 21: cod type layer, 22: NFI layer.
Claims (9)
層を有し、この第２導電型ベース層表面部に第１導電型
ベース層および第２導電型エミッタ層が拡散形成され、
第１導電型エミッタ層に第１の主電極が、第２導電型エ
ミッタ層に第２の主電極がそれぞれ形成されたサイリス
タ構造を有し、前記第２導電型ベース層と第２導電型エ
ミッタ層とに挾まれた第１導電型ベース層表面には絶縁
膜を介してゲート電極が形成された絶縁ゲート型サイリ
スタにおいて、前記第１導電型ベース層側が第１導電型
層、ゲート電極側が第２導電型層となるような向きに第
１導電型ベース層とゲート電極との間にダイオードを接
続したことを特徴とする絶縁ゲート型サイリスタ。(1) having a second conductivity type base layer in contact with the first conductivity type emitter layer, the first conductivity type base layer and the second conductivity type emitter layer being diffused and formed on the surface of the second conductivity type base layer;
The thyristor structure has a thyristor structure in which a first main electrode is formed in the first conductivity type emitter layer and a second main electrode is formed in the second conductivity type emitter layer, and the second conductivity type base layer and the second conductivity type emitter In the insulated gate type thyristor, a gate electrode is formed on the surface of the first conductivity type base layer sandwiched between the first conductivity type base layer and the first conductivity type base layer, with the first conductivity type base layer side being the first conductivity type layer, and the gate electrode side being the first conductivity type layer and the gate electrode side being the first conductivity type layer. An insulated gate thyristor characterized in that a diode is connected between a first conductivity type base layer and a gate electrode in such a direction as to form a second conductivity type layer.
れることを特徴とする特許請求の範囲第１項記載の絶縁
ゲート型サイリスタ。(2) The insulated gate thyristor according to claim 1, wherein the diode is formed on a base electrode pad.
されるシヨットキーダイオードであることを特徴とする
特許請求の範囲第１項記載の絶縁ゲート型サイリスタ。(3) The insulated gate thyristor according to claim 1, wherein the diode is a Schottky diode formed on a first conductivity type base layer.
第１導電型多結晶シリコン、第２導電型多結晶シリコン
の順に形成された多結晶シリコンＰＮ接合ダイオードで
あることを特徴とする特許請求の範囲第１項記載の絶縁
ゲート型サイリスタ。(4) The diode has a metal on the first conductivity type base layer;
2. The insulated gate thyristor according to claim 1, wherein the insulated gate thyristor is a polycrystalline silicon PN junction diode formed of first conductivity type polycrystalline silicon and second conductivity type polycrystalline silicon in this order.
された第１導電型多結晶シリコン層とゲート電極として
形成された第２導電型多結晶シリコン層とで構成される
ことを特徴とする特許請求の範囲第１項記載の絶縁ゲー
ト型サイリスタ。(5) The diode is characterized by comprising a first conductivity type polycrystalline silicon layer formed on a first conductivity type base layer and a second conductivity type polycrystalline silicon layer formed as a gate electrode. An insulated gate thyristor according to claim 1.
成された高濃度第１導電型層と、その中に形成された第
２導電型層とで構成されることを特徴とする特許請求の
範囲第１項記載の絶縁ゲート型サイリスタ。(6) A patent claim characterized in that the diode is composed of a highly concentrated first conductivity type layer formed on the surface of the first conductivity type base layer and a second conductivity type layer formed therein. The insulated gate thyristor according to item 1.
成された高濃度第１導電型層と、その上に形成された第
２導電型多結晶シリコン層とで構成されることを特徴と
する特許請求の範囲第１項記載の絶縁ゲート型サイリス
タ。(7) The diode is characterized by comprising a highly concentrated first conductivity type layer formed on the surface of the first conductivity type base layer and a second conductivity type polycrystalline silicon layer formed thereon. An insulated gate thyristor according to claim 1.
に形成された第２導電型層とで構成され、この第２導電
型層の下には高濃度第１導電型層を埋めこんだことを特
徴とする特許請求の範囲第１項記載の絶縁ゲート型サイ
リスタ。(8) The diode is composed of a first conductivity type base layer and a second conductivity type layer formed therein, and a high concentration first conductivity type layer is buried under the second conductivity type layer. An insulated gate thyristor according to claim 1, characterized in that:
に隣接して設けられた低濃度第２導電型層、更にその中
に形成された高濃度第２導電型層とで構成され、この高
濃度第２導電型層の下には第１導電型ベース層と重なる
ように高濃度第１導電型層を埋めこんだことを特徴とす
る特許請求の範囲第１項記載の絶縁ゲート型サイリスタ
。(9) The diode is composed of a first conductivity type base layer, a low concentration second conductivity type layer provided adjacent to the base layer, and a high concentration second conductivity type layer formed therein. The insulated gate thyristor according to claim 1, characterized in that a high concentration first conductivity type layer is buried under the high concentration second conductivity type layer so as to overlap with the first conductivity type base layer. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62041358A JP2760984B2 (en) | 1987-02-26 | 1987-02-26 | Insulated gate thyristor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62041358A JP2760984B2 (en) | 1987-02-26 | 1987-02-26 | Insulated gate thyristor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63209174A true JPS63209174A (en) | 1988-08-30 |
| JP2760984B2 JP2760984B2 (en) | 1998-06-04 |
Family
ID=12606266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62041358A Expired - Fee Related JP2760984B2 (en) | 1987-02-26 | 1987-02-26 | Insulated gate thyristor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2760984B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03218643A (en) * | 1989-11-17 | 1991-09-26 | Toshiba Corp | High power semiconductor device |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56105679A (en) * | 1980-01-29 | 1981-08-22 | Toyo Electric Mfg Co Ltd | High-speed diode |
| JPS57197860A (en) * | 1981-05-29 | 1982-12-04 | Toshiba Corp | Semiconductor device |
| JPS58113366A (en) * | 1981-12-23 | 1983-07-06 | バイエル・アクチエンゲゼルシヤフト | Method of activating substrate surface for electroless plating |
| JPS58118160A (en) * | 1982-01-06 | 1983-07-14 | Canon Inc | Semiconductor element |
| JPS58127376A (en) * | 1982-01-25 | 1983-07-29 | Fuji Electric Corp Res & Dev Ltd | Gto thyristor |
| JPS6188563A (en) * | 1984-10-08 | 1986-05-06 | Toshiba Corp | Semiconductor switch |
-
1987
- 1987-02-26 JP JP62041358A patent/JP2760984B2/en not_active Expired - Fee Related
Patent Citations (6)
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|---|---|---|---|---|
| JPH03218643A (en) * | 1989-11-17 | 1991-09-26 | Toshiba Corp | High power semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2760984B2 (en) | 1998-06-04 |
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