JPS63200231A - Display controller - Google Patents

Display controller

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Publication number
JPS63200231A
JPS63200231A JP3308987A JP3308987A JPS63200231A JP S63200231 A JPS63200231 A JP S63200231A JP 3308987 A JP3308987 A JP 3308987A JP 3308987 A JP3308987 A JP 3308987A JP S63200231 A JPS63200231 A JP S63200231A
Authority
JP
Japan
Prior art keywords
data
display
memory
bus
path
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3308987A
Other languages
Japanese (ja)
Inventor
Shigeharu Abe
阿部　重治
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP3308987A priority Critical patent/JPS63200231A/en
Publication of JPS63200231A publication Critical patent/JPS63200231A/en
Pending legal-status Critical Current

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Abstract

PURPOSE:To simultaneously carry out the data processing operation via a host processor and the data display operation via a display device, by using simultaneously a data bus which gives an access to a display memory and a data bus for memory display. CONSTITUTION:A display control device 1 connects a host side data bus 3 of a display data bus 5 to a memory bus 4a and the other bus to a memory bus 4b respectively. While the independent reading/writing actions are possible between display memories 6a and 6b. For instance, data are extracted out of the memory 6b via the bus 4b and outputted to the bus 5 when the device 1 displays data. When a host processor 2 processes the display data, an access is possible to the memory 6a via the bus 3 and the bus 4a. Thus no collision occurs between data buses.

Description

【発明の詳細な説明】 産業上の利用分野 本発明はコンピュータ・ワークステーション等の表示制
御装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to display control devices for computer workstations and the like.

従来の技術 従来の表示装置を制御する装置は、第２図にある表示制
御装置ｌによるものであった。第２図においてｌは表示
制御装置であり、２はホストプロセッサであり、３はホ
スト側データパスであり、４はメモリパスであり、５は
表示データパスであり、６は表示メモリであり、７は表
示装置である。2. Description of the Related Art A conventional device for controlling a display device is a display control device 1 shown in FIG. In FIG. 2, l is a display control device, 2 is a host processor, 3 is a host side data path, 4 is a memory path, 5 is a display data path, 6 is a display memory, 7 is a display device.

ホストプロセッサ２が表示データを表示メモリ６に書込
んだり、すでに表示メモリ６に書込まれである表示デー
タを処理するために読出したりする場合は、表示データ
は表示制御装置１を介してホスト側データパス３とメモ
リパス４を通る。一方、表示制御装置ｌがデータを表示
するために表示メモリ６からデータを読出す場合は、メ
モリパス４を通して表示制御装置１が表示メモリ６から
データを読出し、表示データパス５に出力し、表示装置
７に表示される。When the host processor 2 writes display data to the display memory 6 or reads display data that has already been written to the display memory 6 for processing, the display data is transferred to the host side via the display control device 1. It passes through data path 3 and memory path 4. On the other hand, when the display control device 1 reads data from the display memory 6 in order to display the data, the display control device 1 reads the data from the display memory 6 through the memory path 4, outputs it to the display data path 5, and displays the data. displayed on device 7.

発明が解決しようとする問題点 上記の方法では、ホストプロセッサ２が表示データを処
理する場合と表示制御装置１がデータを表示する場合と
が同時に起ったときには、どちらかが待たなければなら
ない、ホストプロセッサ２が待たされると表示データの
処理速度が落ちることが問題であるし、表示制御装置１
が待たされると表示データが出力されないので画面がみ
だれることが問題である。Problems to be Solved by the Invention In the above method, when the host processor 2 processes display data and the display control device 1 displays data at the same time, one of them has to wait. The problem is that when the host processor 2 is forced to wait, the display data processing speed decreases, and the display control device 1
The problem is that if the display is made to wait, the display data will not be output and the screen will look dull.

問題点を解決するための手段 上記問題点を解決するために、本発明の装置では表示制
御装置がホストプロセッサによる表示メモリへのデータ
書込み・読出し用データパスと、データを表示するため
の読出し用データパスを同時に備えるようにした。Means for Solving the Problems In order to solve the above problems, in the apparatus of the present invention, the display control device has a data path for writing and reading data to and from the display memory by the host processor, and a reading path for displaying data. A data path is now provided at the same time.

作用 本発明は、表示制御装置がホストプロセッサによる表示
メモリへのデータ書込み・読出し用データパスと、デー
タを表示するための読出し用データパスを同時に備える
ようにしたため、ホストプロセッサが表示データを処理
する場合と表示制御装置がデータを表示する場合とが同
時に起ったときでも、どちらも待つ必要がなくなる。Effect of the Invention In the present invention, the display control device simultaneously includes a data path for writing and reading data to and from the display memory by the host processor, and a data path for reading data to display the data, so that the host processor processes the display data. Even if the display controller displays the data and the display controller displays the data at the same time, there is no need to wait for either.

実施例 以下本発明の一実施例の表示制御装置によるデータ制御
の原理について図面を参照しながら説明する。そのブロ
ック図を第１図に示す。第１図において４ａはメモリパ
スａであり、４ｂはメモリパスｂであり、６ａは表示メ
モリａであり、６ｂは表示メモリｂである。Embodiment Hereinafter, the principle of data control by a display control device according to an embodiment of the present invention will be explained with reference to the drawings. Its block diagram is shown in FIG. In FIG. 1, 4a is a memory path a, 4b is a memory path b, 6a is a display memory a, and 6b is a display memory b.

表示制御袋２１は内部で、ホストデータパス３と表示デ
ータパス５のどちらか一方をメモリパスａ４ａと、残り
の一方をメモリパスｂ４ｂと接続できるようになってい
る。また表示メモリａ６ａと表示メモリｂ６ｂとは独立
に読み書きが可能な構成になっている。Inside the display control bag 21, either the host data path 3 or the display data path 5 can be connected to the memory path a4a, and the other one can be connected to the memory path b4b. Further, the display memory a6a and the display memory b6b are configured to be independently readable and writable.

今、ホスト側データパス３がメモリパスａ４ａと、表示
データパス５がメモリパスｂ４ｂと接続されているとす
る０表示制御装置ｌがデータを表示する場合は、メモリ
パスｂ４ｂを通して表示メモリｂ６ｂからデータを読出
し、表示データパス５に出力する。一方、ホストプロセ
ッサ２が表示データを処理する場合は、ホスト側データ
パス３とメモリパスａ４ａを通り表示メモリａ６ａに読
み書に行く。データパスの衝突はなくなるので、表示制
御装置１もホストプロセッサ２も処理が遅れることはな
くなる。また、ホスト側データパス３がメモリパスｂ４
ｂと、表示データパス５がメモリパスａ４ａと接続され
ている場合も同じで、データパスの衝突はなくなるので
、表示制御装置１もホストプロセッサ２も処理が遅れる
ことはなくなる。Now, it is assumed that the host side data path 3 is connected to the memory path a4a and the display data path 5 is connected to the memory path b4b.0 When the display control device l displays data, data is transferred from the display memory b6b through the memory path b4b. is read out and output to the display data path 5. On the other hand, when the host processor 2 processes display data, it passes through the host side data path 3 and memory path a4a to read and write to the display memory a6a. Since data path collisions are eliminated, there is no longer a delay in the processing of either the display control device 1 or the host processor 2. Also, the host side data path 3 is the memory path b4
The same applies to the case where the display data path 5 is connected to the memory path a4a, and there is no data path collision, so there is no delay in the processing of either the display control device 1 or the host processor 2.

ホスト側データパス３がメモリパスａ４ａと、表示デー
タパス５がメモリパスｂ４ｂと接続されているとき、表
示メモリａ５ａ内のデータ処理が終了した場合は、表示
制御装置１データパスの接続切替えをし、ホスト側デー
タパス３がメモリパスｂ４ｂと、表示データパス５がメ
モリパスａ４ａと接続されるようにすると表示メモリａ
５ａ内のデータが表示されるよになる。When the host side data path 3 is connected to the memory path a4a and the display data path 5 is connected to the memory path b4b, if the data processing in the display memory a5a is completed, the connection of the display control device 1 data path is switched. , when the host side data path 3 is connected to the memory path b4b and the display data path 5 is connected to the memory path a4a, the display memory a
The data in 5a will now be displayed.

発明の効果 以上のように本発明は、表示制御装置１がホストプロセ
ッサ２による表示メモリへのデータ書込み・読出し用デ
ータパスと、データを表示するための読出し用データパ
スを同時に備えるように設計することにより、ホストプ
ロセッサ２が表示データを処理する場合と表示制御装置
１がデータを表示する場合とが同時に起ったときでも、
どちらも待つ必要がなくなる。Effects of the Invention As described above, the present invention is designed such that the display control device 1 is simultaneously provided with a data path for writing and reading data to and from the display memory by the host processor 2, and a data path for reading data to display the data. Therefore, even when the host processor 2 processes display data and the display control device 1 displays data at the same time,
There is no need to wait for either.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の全体のブロック図、第２図は従来の実
現方法を示すブロック図である。 １・・・・・・表示制御装置、２・・・・・・ホストプ
ロセッサ、３・・・・・・ホスト側データパス、４・・
・・・・メモリパス、４ａ・・・・・・メモリパスａ、
４ｂ・旧・・メモリパスｂ１５・・・・・・表示データ
パス、６・・・・・・表示メモリ、６ａ・・・・・・表
示メモリａ、５ｂ・・・・・・表示メモリｂ、７・・・
・・・表示装置。FIG. 1 is an overall block diagram of the present invention, and FIG. 2 is a block diagram showing a conventional implementation method. 1...Display control device, 2...Host processor, 3...Host side data path, 4...
...Memory path, 4a...Memory path a,
4b・Old...Memory path b15...Display data path, 6...Display memory, 6a...Display memory a, 5b...Display memory b, 7...
...Display device.

Claims (1)

【特許請求の範囲】[Claims] ホストプロセッサによる表示メモリへのデータ書込み・
読出し用データパスと、データを表示するための読出し
用データパスと、その二つのデータパスの切替え器とを
備えたことを特徴とする表示制御装置。Writing data to display memory by host processor
A display control device comprising a read data path, a read data path for displaying data, and a switch between the two data paths.
JP3308987A 1987-02-16 1987-02-16 Display controller Pending JPS63200231A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP3308987A JPS63200231A (en) 1987-02-16 1987-02-16 Display controller

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3308987A JPS63200231A (en) 1987-02-16 1987-02-16 Display controller

Publications (1)

Publication Number Publication Date
JPS63200231A true JPS63200231A (en) 1988-08-18

Family

ID=12376951

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3308987A Pending JPS63200231A (en) 1987-02-16 1987-02-16 Display controller

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JP (1) JPS63200231A (en)

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