JP2869658B2 - Logical operation method - Google Patents
Logical operation methodInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はDRAMのリードモデファイライトを使った論理
演算方式に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to a logical operation method using a read modify write of a DRAM.
従来この種の技術としては、特開昭60−142421号公
報、特開昭61−98441号公報、特開昭61−276042号公報
に開示されたものがあった。Conventionally, as this kind of technology, there are those disclosed in JP-A-60-142421, JP-A-61-98441, and JP-A-61-276042.
第２図は従来この種の論理演算装置の構成をブロック
図である。論理演算装置は図示するように、CPU21、メ
モリ22、論理演算回路23及びDRAM24を具備する構成であ
る。FIG. 2 is a block diagram showing the configuration of a conventional logical operation device of this type. As shown, the logical operation device has a configuration including a CPU 21, a memory 22, a logical operation circuit 23, and a DRAM 24.
上記構成のDRAMのリードモデファイライトを使った論
理演算装置においては、演算の内容についてはCPU21か
らの演算選択信号S2により選択可能であったが、DRAM24
からのデータと演算を行なうデータは一度メモリ22から
CPU21に取り込んだCPU21の出力データに限られていた。
そのため、論理演算のためのデータを、一度メモリ22か
らCPU21に取り込む動作が必要となり、１ワードの論理
演算に実質上2CPUサイクルを必要とし、論理演算処理の
高速化の障害となっていた。In the logical operation device using the read modify write of the DRAM of the above construction, although the contents of the operation was possible selection by the operation selection signal S 2 from the CPU 21, DRAM 24
From the memory 22 once
The output data of the CPU 21 taken into the CPU 21 was limited.
Therefore, an operation of once taking data for a logical operation from the memory 22 into the CPU 21 is required, and a logical operation of one word requires substantially two CPU cycles, which is an obstacle to speeding up the logical operation processing.
本発明は上述の点に鑑みてなされたもので、上記問題
点を除去し、DRAMのデータと演算を行なうデータを一度
メモリからCPUに取り込むことなく、高速に演算を行な
うことができる論理演算装置を提供することにある。SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and eliminates the above-mentioned problems. A logical operation device capable of performing a high-speed operation without having to load DRAM data and operation data from a memory once into a CPU. Is to provide.
上記課題を解決するため本発明は、CPU又はDMAC等の
バスマスターと、自らのデータのアドレスを生成する手
段を有するメモリと、バスマスター及びメモリからのデ
ータバスの切換をバスマスターからの信号により行なう
データバス切換回路と、DRAMと、データバス切換回路を
通って与えられたデータとDRAMから読み出したデータと
の論理演算を行なう論理演算回路を具備し、この演算を
1CPUサイクルで実行させることを特徴とする。In order to solve the above problems, the present invention provides a bus master such as a CPU or a DMAC, a memory having a means for generating an address of its own data, and switching of a data bus from the bus master and the memory by a signal from the bus master. A data bus switching circuit, a DRAM, and a logical operation circuit for performing a logical operation on data supplied through the data bus switching circuit and data read from the DRAM.
It is characterized by being executed in one CPU cycle.
論理演算を上記の如く行なうので、例えばメモリのデ
ータとDRAMのデータの論理演算を行なう時、CPUはデー
タバス切換回路をメモリからのデータが通り抜けるよう
にして論理演算回路に入力させると共に、演算を行なう
DRAMのデータのアドレスを該DRAMに出力してデータを読
み出し論理演算回路に入力させ、メモリからのデータと
DRAMからのデータとの演算を1CPUサイクルで実行するこ
とができ、従来例のようにCPUへ一旦ロードする必要が
ないから、高速の論理演算を実行することが可能とな
る。Since the logical operation is performed as described above, for example, when performing the logical operation of the data of the memory and the data of the DRAM, the CPU inputs the data from the memory to the logical operation circuit so that the data from the memory passes through the data bus switching circuit, and performs the operation. Do
The address of the DRAM data is output to the DRAM, the data is read and input to the logical operation circuit, and the data from the memory is read out.
The operation with the data from the DRAM can be executed in one CPU cycle, and there is no need to temporarily load the data into the CPU as in the conventional example, so that a high-speed logical operation can be executed.
以下、本発明の実施例を図面に基づいて説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明に係る論理演算装置の構成を示すブロ
ック図である。図示するように、論理演算装置はCPU1
1、メモリ12,13、データバス切換回路14、論理演算回路
15及びDRAM16を具備する構成である。FIG. 1 is a block diagram showing a configuration of a logical operation device according to the present invention. As shown, the logical operation device is CPU1.
1, memories 12, 13, data bus switching circuit 14, logical operation circuit
15 and a DRAM 16.
メモリ12,13は自らデーターアドレスを生成するアド
レスカウンター等の回路をもったメモリー又はデータの
回転等の機能をもったバッファーメモリーである。デー
タバス切換回路14はCPU11からのデータソース選択信号S
1により、DRAM16上のデータと演算するデータをCPU11又
はメモリ12,13からのデータの内どれにするかを選択す
るものである。また、論理演算回路15はデータバス切換
回路14によって選択されたデータからのデータとDRAM16
上のデータとの間で論理演算を行ない、その結果をDRAM
16に出力するものである。この論理演算の内容はCPU11
からの演算選択信号S2により選択される。DRAM16のリー
ドモデファイライトは、CPU11等のバスマスターによるD
RAMアクセスにより行なわれる。The memories 12 and 13 are memories having circuits such as an address counter for generating a data address by themselves or buffer memories having functions such as rotation of data. The data bus switching circuit 14 receives the data source selection signal S from the CPU 11
1 selects which of the data from the CPU 11 and the data from the memories 12 and 13 is to be operated on the data on the DRAM 16. The logic operation circuit 15 stores data from the data selected by the data bus switching circuit 14 and the DRAM 16
Performs a logical operation on the data above and stores the result in DRAM
16 to output. The contents of this logical operation are
It is selected by the operation selection signal S 2 from. Read modify write of DRAM16 is performed by a bus master such as CPU11.
Performed by RAM access.
上記構成の論理演算装置において、例えばメモリ12上
のデータとDRAM16上のデータの論理演算を行なう時、CP
U11はデータバス切換回路14をメモリ12のデータが通り
抜けるようにすると共に、演算を行なうDRAM16上のデー
タのアドレスを出力し、DRAM16に対してリードモデファ
イライト、即ちデータの読み出し書き込みを1CPUサイク
ルで行なう。In the logical operation device having the above configuration, for example, when performing a logical operation on the data on the memory 12 and the data on the DRAM 16,
U11 allows the data in the memory 12 to pass through the data bus switching circuit 14 and outputs the address of the data on the DRAM 16 to be operated, and performs read-modify-write to the DRAM 16, that is, data read / write in one CPU cycle. .
上記のようにすることにより、CPU11以外のメモリ12,
13上のデータとDRAM16上のデータとの演算を1CPUサイク
ルで実行することができる。また、データソース選択信
号S1により、CPU11の出力データがデータバス切換回路1
4を通り抜けるようにすれば、CPU11上のデータとDRAM16
上のデータの演算もできる。By performing the above, the memory 12, other than the CPU 11,
The operation of the data on the DRAM 13 and the data on the DRAM 16 can be executed in one CPU cycle. Also, the output data of the CPU 11 is changed to the data bus switching circuit 1 by the data source selection signal S1.
4 so that the data on CPU 11 and DRAM 16
The above data can also be calculated.
なお、バスマスタがビットビルト等の為のダイレクト
メモリアクセスコントロール（DMAC）の場合も上記のよ
うにCPU11がバスマスターの場合と同様に考えればよ
い。The case where the bus master is a direct memory access control (DMAC) for bit building or the like can be considered in the same manner as the case where the CPU 11 is the bus master as described above.
以上説明したように本発明によれば、メモリ上のデー
タをCPUへ一旦ロードする必要がないから、高速の論理
演算を実行できるという優れた効果が得られる。As described above, according to the present invention, there is no need to temporarily load data in the memory to the CPU, so that an excellent effect that a high-speed logical operation can be executed can be obtained.
第１図は本発明に係る論理演算装置の構成を示すブロッ
ク図、第２図は従来の論理演算装置の構成を示すブロッ
ク図である。 図中、11……CPU、12,13……メモリ、14……データバス
切換回路、15……論理演算回路、16……DRAM。FIG. 1 is a block diagram showing a configuration of a logical operation device according to the present invention, and FIG. 2 is a block diagram showing a configuration of a conventional logical operation device. In the figure, 11 ... CPU, 12, 13 ... memory, 14 ... data bus switching circuit, 15 ... logic operation circuit, 16 ... DRAM.
Claims (1)
トメモリアクセスコントローラー）等のバスマスター
と、 自らのデータのアドレスを生成する手段を有するメモリ
と、 前記バスマスター及び前記メモリからのデータバスの切
換をバスマスターからの信号により行なうデータバス切
換回路と、 DRAM（ダイレクトランダムアクセスメモリ）と、 前記データバス切換回路を通って与えられたデータと前
記DRAMから読み出したデータとの論理演算を行なう論理
演算回路を具備し、 上記演算を1CPUサイクルで実行することを特徴とする論
理演算方式。1. A bus master such as a CPU (Central Processing Unit) or a DMAC (Direct Memory Access Controller), a memory having means for generating its own data address, and a data bus from the bus master and the memory A data bus switching circuit for performing switching by a signal from a bus master, a DRAM (direct random access memory), and a logic for performing a logical operation on data provided through the data bus switching circuit and data read from the DRAM A logical operation method comprising an operation circuit, wherein the operation is performed in one CPU cycle.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1280091A JP2869658B2 (en) | 1989-10-26 | 1989-10-26 | Logical operation method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1280091A JP2869658B2 (en) | 1989-10-26 | 1989-10-26 | Logical operation method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03141425A JPH03141425A (en) | 1991-06-17 |
| JP2869658B2 true JP2869658B2 (en) | 1999-03-10 |
Family
ID=17620193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1280091A Expired - Lifetime JP2869658B2 (en) | 1989-10-26 | 1989-10-26 | Logical operation method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2869658B2 (en) |
-
1989
- 1989-10-26 JP JP1280091A patent/JP2869658B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03141425A (en) | 1991-06-17 |
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