JPS63197210A - Clock switching circuit - Google Patents
Clock switching circuitInfo
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- JPS63197210A JPS63197210A JP62030797A JP3079787A JPS63197210A JP S63197210 A JPS63197210 A JP S63197210A JP 62030797 A JP62030797 A JP 62030797A JP 3079787 A JP3079787 A JP 3079787A JP S63197210 A JPS63197210 A JP S63197210A
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- 230000005540 biological transmission Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
- Dc Digital Transmission (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、基幹伝送路系の中間中継装置に関する。特に
、局部発振器を有する中間中継装置のクロック切替回路
に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an intermediate relay device for a backbone transmission line system. In particular, the present invention relates to a clock switching circuit for an intermediate relay device having a local oscillator.
本発明は、周波数が異なる二つのクロック信号を切替え
るクロック切替手段において、一方のクロック信号の周
波数を分周しがっこのクロック周波数の゛周波数の整数
分の1のクロック信号の周波数を逓倍して切替後に一方
のクロック信号の周波数に逓倍することにより、
クロック切替を低速処理で実行できるようにしたもので
ある。The present invention provides a clock switching means for switching between two clock signals having different frequencies, in which the frequency of one clock signal is divided and the frequency of the other clock signal is multiplied by an integer fraction of the frequency of the other clock signal. By multiplying the frequency of one clock signal after switching, clock switching can be performed at low speed.
従来の局部発振器を有する中間中継装置は、第2図に示
すように、データ処理部1と、クロック切替部2と、ク
ロックの逓倍回路3Cと、局部発振部4とで構成され、
データ処理部1でデータおよびクロックを常時監視し、
この情報が、無人力状態あるいはフレーム同期はずれを
発生した場合には、この入力データを正しい情報として
判断せず、データとして出力しない。このときに、デー
タ処理部1から切替制御信号をクロック切替部2に送出
し、局部発振部4例のクロックを選択し、中間中継装置
内でフレームを構成し、データとして出力する。As shown in FIG. 2, a conventional intermediate relay device having a local oscillator is composed of a data processing section 1, a clock switching section 2, a clock multiplier circuit 3C, and a local oscillation section 4.
Data processing unit 1 constantly monitors data and clock,
If this information causes an unattended state or frame synchronization to occur, this input data is not determined to be correct information and is not output as data. At this time, the data processing section 1 sends a switching control signal to the clock switching section 2, selects the clock of the local oscillator 4, forms a frame within the intermediate relay device, and outputs it as data.
この場合に、局部発振部4はf/ (nl ・nt)
の周波数で発振し、逓倍回路で(nl ・nz)逓倍
し、クロック切替部2で周波数fのクロ・ツクの切替を
行っている。In this case, the local oscillator 4 is f/ (nl ・nt)
The clock oscillates at a frequency of f, is multiplied by (nl·nz) by a multiplier circuit, and the clock switching unit 2 switches the clock of frequency f.
このような従来のクロック切替回路では、クロック周波
数rが高くなった場合に、高速処理切替を行う回路を構
成しなければならない欠点がある。Such conventional clock switching circuits have the disadvantage that when the clock frequency r becomes high, a circuit must be configured to perform high-speed processing switching.
本発明は、このような欠点を除去するもので、切替を低
速処理で行えるクロック切替回路を提供することを目的
とする。The present invention aims to eliminate such drawbacks and provides a clock switching circuit that can perform switching at low speed.
本発明は、第一のクロック信号が到来する第一端子と、
この第一のクロック信号の周波数の整数分の1の周波数
の第二クロック信号が入力する第二端子と、上記第一ク
ロックに相当の第三クロック信号を出力する第三端子と
、二つの入力端子と一つの出力端子とを有する切替回路
とを備えたクロック切替回路において、上記第一端子と
上記切替回路の一方の入力端子との間の経路に挿入され
た分周回路と、上記第二端子と上記切替回路の他方の入
力端子との間の経路に挿入され、上記第二クロック信号
を上記分周回路の出力する信号の周波数に等しい周波数
の信号に逓倍する第一逓倍回路と、上記切替回路の出力
端子と上記第三端子との間の経路に挿入され、上記切替
回路の出力する信号を上記第三クロック信号の周波数に
等しい周波数の信号に逓倍する第二逓倍回路とを備えた
ことを特徴とする。The present invention provides a first terminal to which a first clock signal arrives;
A second terminal into which a second clock signal with a frequency that is an integer fraction of the frequency of the first clock signal is input, and a third terminal which outputs a third clock signal corresponding to the first clock, two inputs. In a clock switching circuit comprising a switching circuit having a terminal and one output terminal, a frequency dividing circuit inserted in a path between the first terminal and one input terminal of the switching circuit; a first multiplier circuit that is inserted in a path between the terminal and the other input terminal of the switching circuit and multiplies the second clock signal to a signal having a frequency equal to the frequency of the signal output from the frequency divider circuit; a second multiplier circuit inserted in a path between the output terminal of the switching circuit and the third terminal, and multiplying the signal output from the switching circuit to a signal having a frequency equal to the frequency of the third clock signal. It is characterized by
一方の周波数fのクロック信号はn2分の1に分周され
る。他方の(nl ・n、)分のfの周波数のクロッ
ク信号はn2倍に逓倍される。11分のfの周波数を有
する二つのクロック信号の一方が切替回路で選択され、
このクロック信号がn。One clock signal of frequency f is frequency-divided by n2. The other (nl·n,) clock signal having a frequency of f is multiplied by n2 times. one of two clock signals having a frequency of f/11 is selected by a switching circuit;
This clock signal is n.
倍に逓倍されて周波数fのクロック信号が出力される。A clock signal of frequency f is output after being multiplied by a factor of two.
次に、本発明の実施例を図面に基づいて説明する。第1
図は本発明の中間中継装置に含まれるクロック切替回路
の構成を示すブロック構成図である0通常はクロック切
替部2内で入力クロックを選択し、このクロックがデー
タ処理部1に入力し、入力データと同期状態にある。こ
の情報が無人力状態あるいはフレーム同期ずれを発生し
た場合には、データ処理部1から切替制御信号がクロッ
ク処理部2に送出され、局部発振部4側のクロックが選
択される。この切替動作により中間中継装置内でフレー
ムを構成してデータを出力する。Next, embodiments of the present invention will be described based on the drawings. 1st
The figure is a block configuration diagram showing the configuration of a clock switching circuit included in the intermediate relay device of the present invention.Normally, an input clock is selected in the clock switching unit 2, and this clock is input to the data processing unit 1. Be in sync with your data. If this information indicates an unattended state or a frame synchronization shift, a switching control signal is sent from the data processing section 1 to the clock processing section 2, and the clock on the local oscillation section 4 side is selected. This switching operation forms a frame within the intermediate relay device and outputs the data.
ここで、このクロック切替回路には、クロック切替部2
の前側に入力クロックを分周する分周回路5と後側に分
周比と同様の値をもつ逓倍回路3bとが付加されて、高
周波クロックの切替が極力さけられ低速処理による切替
が行われる。これにより、必然的に逓倍回路3aの逓倍
比はn2倍になる。Here, this clock switching circuit includes a clock switching section 2.
A frequency divider circuit 5 that divides the input clock frequency is added to the front side of the clock, and a multiplier circuit 3b having a value similar to the frequency division ratio is added to the rear side of the clock, so that high frequency clock switching is avoided as much as possible and switching is performed by low-speed processing. . As a result, the multiplication ratio of the multiplier circuit 3a becomes n2 times.
本発明は、以上説明したように、クロック切替部の前後
に分周と逓倍回路とを有するので、クロック切替部を低
速処理切替回路で実現することができる効果がある。As described above, the present invention has the frequency divider and multiplier circuits before and after the clock switching section, and therefore has the advantage that the clock switching section can be realized by a low-speed processing switching circuit.
第1図は本発明実施例回路の構成を示すブロック構成図
。
第2図は従来例回路の構成を示すブロック構成図。
1・・・データ処理部、#2・・・クロック切替部、3
・・・逓倍回路、4・・・局部発振部、5・・・分周回
路。
データ出力
実見例のalL凰
肩 1 口FIG. 1 is a block configuration diagram showing the configuration of a circuit according to an embodiment of the present invention. FIG. 2 is a block diagram showing the configuration of a conventional circuit. 1...Data processing section, #2...Clock switching section, 3
... Multiplier circuit, 4 ... Local oscillation section, 5 ... Frequency division circuit. Data output sample alL 凰shoulder 1 mouth
Claims (1)
第一のクロック信号の周波数の整数分の1の周波数の第
二クロック信号が入力する第二端子と、 上記第一クロックに相当の第三クロック信号を出力する
第三端子と、 二つの入力端子と一つの出力端子とを有する切替回路と を備えたクロック切替回路において、 上記第一端子と上記切替回路の一方の入力端子との間の
経路に挿入された分周回路と、 上記第二端子と上記切替回路の他方の入力端子との間の
経路に挿入され、上記第二クロック信号を上記分周回路
の出力する信号の周波数に等しい周波数の信号に逓倍す
る第一逓倍回路と、 上記切替回路の出力端子と上記第三端子との間の経路に
挿入され、上記切替回路の出力する信号を上記第三クロ
ック信号の周波数に等しい周波数の信号に逓倍する第二
逓倍回路と を備えたことを特徴とするクロック切替回路。(1) A first terminal to which the first clock signal arrives, and a second terminal to which a second clock signal having a frequency that is an integer fraction of the frequency of the first clock signal is input, and corresponds to the first clock. In a clock switching circuit, the clock switching circuit includes a third terminal that outputs a third clock signal, and a switching circuit having two input terminals and one output terminal, wherein the first terminal and one input terminal of the switching circuit and a frequency dividing circuit inserted in a path between the second terminal and the other input terminal of the switching circuit to convert the second clock signal into a signal output from the frequency dividing circuit. A first multiplier circuit that multiplies a signal with a frequency equal to the frequency of the signal, and a first multiplier circuit that is inserted into a path between the output terminal of the switching circuit and the third terminal, and a signal that is output from the switching circuit at the frequency of the third clock signal. and a second multiplier circuit that multiplies a signal with a frequency equal to .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62030797A JPS63197210A (en) | 1987-02-12 | 1987-02-12 | Clock switching circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62030797A JPS63197210A (en) | 1987-02-12 | 1987-02-12 | Clock switching circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63197210A true JPS63197210A (en) | 1988-08-16 |
Family
ID=12313671
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62030797A Pending JPS63197210A (en) | 1987-02-12 | 1987-02-12 | Clock switching circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63197210A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02259422A (en) * | 1989-03-31 | 1990-10-22 | Yamatake Honeywell Co Ltd | Sensor circuit |
-
1987
- 1987-02-12 JP JP62030797A patent/JPS63197210A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02259422A (en) * | 1989-03-31 | 1990-10-22 | Yamatake Honeywell Co Ltd | Sensor circuit |
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