JPS63192138A

JPS63192138A - 制御記憶エラ−処理方式

Info

Publication number: JPS63192138A
Application number: JP62025260A
Authority: JP
Inventors: Shuntaro Fujioka; 藤岡　俊太郎; Hideaki Fujimaki; 藤巻　秀明
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1987-02-05
Filing date: 1987-02-05
Publication date: 1988-08-09
Anticipated expiration: 2009-05-25
Also published as: JPH0640304B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕高速と中速の２種類のメモリを用いた制御記憶装置にお
いて、アクセス先を一方のメモリから他方のメモリに切
り換える命令の実行時に、読み出したコードに１ビツト
エラーが検出されたとき、コード修復を行ない、再実行
を可能にする。その場合、アドレス保持専用のレジスタ
を用いずに、元のアドレス状態を再現する。

〔産業上の利用分野〕

本発明は、マイクロプログラムを格納する制御記憶装置
に、高価でかつ高速なメモリと安価でかつ中速のメモリ
を組み合せて使用したマイクロプログラム制御装置にお
いて、マイクロプログラム命令の１ビフトエラーに対処
するための制御記憶エラー処理方式に関する。

最近の計算機においては、システムの多様性と拡張に対
する柔軟性とを高めるため、マイクロプログラム制御に
よる処理を行なうことが多くなっているが、そのマイク
ロプログラムを格納する制御記憶装置（Ｃ３）の容量は
、マイクロプログラムの大規模化に従って、増加の一途
をたどっている。

そのため、高速な処理を必要とする機械語のオペレーシ
ョン・コードは高価ではあるが高速なメモリに格納し、
機械語の内容を実行するマイクロプログラムは、安価で
はあるが速度は中速のメモリに格納して、システム全体
の価格対性能比を改善する方式が考えられている。

またそのような方式において、マイクロプログラムの信
頌性を向上させる有効な手段としてエラー修正コード（
ＥＣＣ）を付加することが行なわれる。

エラー修正コード（ＥＣＣ）を付加した場合、１ビツト
エラーは、修正が可能となり、また２ビツトエラー以上
も検知をすることが可能となる。

〔従来の技術〕

第９図ｆａｌは、従来のマイクロプログラム制御装置の
構成を示す、１００はマイクロプログラムが格納されて
いる制御記Ｉｒ１１装置Ｃ３，１０１はＣ３読み出しア
ドレスレジスタＣ５ＡＲ１１０２はマイクロプログラム
の現実行アドレスレジスタＣＣＡｌ１．　１０３は１ビ
ツトエラーを修正するエラー修正コード制御回路ＥＣＣ
Ｃを示す。１０４は実行マイクロ命令レジスタＣＯＰで
ある。

また第９図（ｂ）は、Ｃ５１００より読み出したマイク
ロプログラムに１ビツトエラーが起こった場合のタイミ
ングチャートである。

第９図（ａ）の装置の動作を、第９図ＩｔｌＩ）のタイ
ミングチャートを用いて説明する。

Ｃ５Ａｌ？には、Ｃ３の読み出しアドレスが格納されて
いる。■はそのアドレスである。

■のアドレスに従ってＣ３より読み出されたデータ　（
マイクロ命令コード）はＣＯＰへ格納される。

このＣＯＰのマイクロ命令コードにエラーがあった場合
、ＥＣＣはＥＣＣエラー信号を発生し、ＣＣＡＲの内容
をＣ５Ａｌ？に移し、１サイクル前のアドレス状態に戻
す。そしてこのアドレスによって処理を再開する。

このような方式では、Ｃ５に高速と中速のアクセスタイ
ムの異なる２つ以上のメモリを組み合せて用いた場合、
メモリごとにアドレスレジスタ等のアクセス制御系を分
離する必要がある。また高速メモリと中速メモリとの間
でアドレスを切り換える場合、たとえば高速メモリには
マイクロプログラムの先頭マイクロ命令のみを格納し、
中速メモリには後続マイクロ命令が格納されているとき
、高速メモリで先頭マイクロ命令にアクセスした後、中
速メモリの次マイクロ命令をアクセスしたり、中速メモ
リのマイクロプログラムの実行が終了して高速メモリの
アドレスに戻る場合があるが、前者では高速メモリのア
ドレスから中速メモリの次アドレスが直ちに導かれ、後
者では通常、ブランチ命令が使用される。

〔発明が解決しようとする問題点〕

従来の高速と中速の２種類のメモリを組み合せて構成し
、エラー修正コードを付加した制御記憶装置を用いるマ
イクロプログラム制御装置では、メモリ間でアドレスを
切り換えるブランチ命令を実行したときに、制御記憶装
置から読み出されたデータ（マイクロ命令コード）に１
ビツトエラーが検出された場合、データ自体はエラー修
正コードを利用して正しいものに修復するとともに、修
復されたデータに基づいて再実行する。

しかし、その場合、動作タイミングを元に戻し、各メモ
リのアドレス（現アドレス、次アドレス、ブランチ先ア
ドレス）状態を、復元しなければならない。

しかし、中速メモリのアドレスが、高速メモリのアドレ
スに基づいて生成される場合は、動作タイミングに遅れ
が生じるので、エラーが検出された時点では、元のアド
レス状態が不明（例えばアドレスが高速メモリをアクセ
スするためのものか中速メモリをアクセスするためのも
のか）となる。

このため、従来はアドレス状態を保存するために専用の
レジスタを設ける必要があり、ハードウェア量が増大す
るという問題があった。

Ｃｒｊｉｎ点を解決するための手段〕本発明は、高速と中速の２種類のメモリを組み合せた制
御記憶装置とエラー修正コードとを用いるマイクロプロ
グラム制御装置をそなえた計算機において、アドレス状
態を保存するために専用レジスタを用いずに、中速メモ
リのアクセス制御用のアドレスレジスタ群を利用して、
エラー発生時の再実行に必要なアドレス状態を復元可能
にするアクセス制御手段を設けることにより、１ビツト
エラー発生時のエラー修復と再実行とを少ないハードウ
ェア量で効率的に行なうものである。

第１図に、本発明によるマイクロプログラム制御装置の
原理的構成を示す。

第１図において、１は、制御記憶装置の一部を構成し、機械語命令を実行
するマイクロプログラムの先頭マイクロ命令のみが格納
される高速メモ１月ＩＣ３である。

２は、ＥＣ５をアクセスするためのアドレスを保持する
高速メモリアドレスレジスタｌＩｃＡｌ？である。

３は、制御記憶装置の他の一部を構成し、ｌＩｃ５の各
機械語命令に対応するマイクロプログラムの本体が格納
される中速メモリＬＣ３である。

４は、ＬＣＳをアクセスするためのアドレスを保持する
中速メモリアドレスレジスタＭＣＡＲである。

５は、ＭＣＡＲのアドレスを次のサイクルで保持する中
速メモリ次アドレスレジスタＮＣＡＲである。

６は、さらに次のサイクルにＬＣＳからデータ（マイク
ロ命令コード）が読み出され実行可能となったときその
アドレスを保持する現実行アドレスレジスタＣＣＡＲで
ある。

１２は、エラー修正コード制御回ｌ　ＥＣＣＣである。

ＬＣＳのアドレスは、ＥＣ５のアドレスに基づいて一義
的に定まるようになっている。このため、ＭＣＡＲには
ＨＣＡＲの内容が人力される。

ＭＣＡＲの内容は、ＬＣＳに対するアクセスアドレスと
して与えられるが、同時に、メモリ切り換え条件により
、ＮＣＡＲあるいはＣＣＡＲのいずれか一方にも送られ
る。

ＣＣＡＲには、メモリ切り換え条件により、ＭＣＡＲあ
るいはＮＣＡＲのいずれか一方の内容が入力される。

ＥＣＣＣが１ビツトエラーを検出したときに、アドレス
状態を元に戻し再実行するため、ＮＣＡＲの内容をＭＣ
ＡＲへ、またＣＣＡＲの内容をＮＣＡＲへ移すパス（点
線で示す）が設けられる。

）ＩＣＳとＬＣＳに対する連続アクセスが行なわれると
き、各アクセス先のメモリの関係は次の４つの場合のい
ずれかとなる。

（ｉ）　　　ＬＣＳ　　−ＬＣＳ（ｉｉ）　　　ＬＣＳ　　−”　　ＥＣ５（ｉｉｉ）　
　　ＥＣ３−”　　ＬＣＳ（ｉｖ　）　　　　ｌＩＣ３
−１１Ｃ５ＨＣ３からしＣ３にアクセスが移る場合のＬ
ＣＳの後続アドレスは、マイクロ命令の先頭マイクロ命
令に続くマイクロ命令のアドレスであり、ｌＩｃ５の先
行アドレスを変換して一義的に生成される。またその逆
変換も可能である。

ＬＣＳから１ｌｃ５にアクセスが移る場合は、ＬＣ３側
でブランチ命令を実行することにより行なわれる。

＋１ｃｓ内でアクセスが続＜場合は、ブランチ命令に基
づくものである。

〔作用〕

第１図において、Ｉ（Ｃ５あるいはＬＣＳから読み出さ
れたデータ　（マイクロ命令コード）に１ビツトエラー
があれば、エラー修正コード制御回路ＥＣＣＣによって
検出され、エラー修復が行なわれる。

しかし、エラー修復されたデータ　（マイクロ命令コー
ド）に基づき再実行を行なおうとしても、その時点では
既に各アドレスレジスタＨＣＡＲ，ＭＣＡＲ等の内容は
、そのデータをアクセスした時点のものから次のアクセ
スに関連するものに変更されているため、再実行を可能
にするには、エラーとなったデータのアクセス時のアド
レス状態に各アドレスレジスタの内容を戻さなければな
らない。

（ｉ）のＬＣＳ−ＬＣＳ　（７）場合には、ＬＣＳから
読み出されたデータ　（マイクロ命令コード）に１ピン
トエラーが検出された場合、データのエラー修復を行な
うとともに、第１図の点線で示されるバスを利用して、
ＮＣＡＲ−れＣＡＲ，、ＣＣＡＲ−４ＮＣＡＲ，のよう
にアドレスを戻し、再実行する。

（１１）のＬＣＳ−ＩＨＣ５のメモリ切り換えは、ブラ
ンチ命令を用いて行なわれる。ブランチ命令は、ブラン
チ条件のテストが成功のときｌＩｃ５のマイクロ命令に
アクセスし、ブランチ失敗のときＬＣ３内の後続マイク
ロ命令のアクセスを行なう。

ＬＣＳから読み出されたデータがこのブランチ命令のと
き、そのブランチ成功時のＨＣＳアドレスをＨＣＡＲに
設定した後、そのアドレスを変換してＬＣＳの後続アド
レスを求め、ＭＣＡＲに設定する。さらにこのＭＣＡＲ
のＬＣＳアドレスを逆変換してＩ（ＣＡＲの元のアドレ
スを求めＣＣＡｌ？に設定する。一方、ブランチ失敗時
のＬＣ５内後続アドレスは（ｉ）と同じ過程でＮＣＡＲ
から得られる。

これにより、ブランチ命令に１ビツトエラーが検出され
てエラー修復し再実行するとき、その２つのブランチ先
アドレスは、ＣＣＡＲとＮＣＡＲから得ることができる
。

（ｉｉｉ　）のＨＣＳ−ＬＣＳのメモリ切り喚えは、あ
るマイクロプログラムについてＨＣＳの先頭マイクロ命
令をＨＣＡＲのアドレスでアクセスした後に行なわれる
。この場合、ＬＣＳの後続アドレスは、ＩＩｃＡＲのア
ドレスを変換して生成され、ＭＣＡＲに設定される。

次のサイクルでＭＣＡＨのアドレスを逆変換して元のＨ
ＣＡＲのアドレスを求め、ＣＣＡＲに設定する。このと
きＮＣＡＲには、ＭＣＡＨの後続アドレスが移されてし
する。

これにより、ＨＣＳから読み出したデータに１ビツトエ
ラーがあっても、元のアドレス状態が再現できる。

（ｉｖ　）の）ＩＣ３−ＨＣＳの場合には、ＩＩｃＡＲ
のアドレスはブランチ命令であり、このアドレスは変換
してＭＣＡＲに移される。ＭＣＡｌ？のアドレスは次の
サイクルに逆変換して元のＨＣＡＲのアドレスに戻され
、ＣＣＡＲに移される。またこのときＭＣＡＲのアドレ
スは、そのままＮＣＡＲにも移される。

これにより、ｌＩｃ５から読み出したデータに１ビツト
エラーが検出されたときの再実行に必要なアドレス状態
はＮＣＡＲとＣＣＡＲのアドレスから再現できる。

〔実施例〕

第２図は、本発明の１実施例によるマイクロプログラム
制御装置の構成図である。また第３図ないし第８図はそ
のタイミングチャートを示す。

第２図中、２１は１マシンサイクルでアクセス可能な高
速メモリＨＣ３で、１つの機械語命令を実行するための
一連のマイクロ命令中で、先頭アドレスのマイクロ命令
だけが格納されている高速小容量のメモリである。

２２は、高速メモリアドレスレジスタｌＩｃＡｌ１で、
ＨＣＳをアクセスするアドレスがセットされる。

２３は、ｌマシンサイクルではアクセスできない中速メ
モリＬＣ５で、先頭アドレスを除いたそれ以後のアドレ
スのマイクロ命令が格納されている中速大容量のメモリ
である。

２４．２５は、中速メモリアドレスレジスタＭＣＡＲお
よび中速メモリ次アドレスレジスタＮＣＡＲである。

ＭＣＡＲ２４には、ＬＣＳ２３をアクセスするためのメ
モリアドレスが格納される。さらにＭＣＡＲ２４の内容
は、ＮＣＡＲ２５に一旦ラッチされる。

２６は、現実行アドレスレジスタＣＣＡＲであり、実行
しているマイクロ命令がｔｌｃｓ２１からのものの場合
は、第３図に示すように、ＨＣＡＲ２２−ＭＣＡＲ２４
→ＣＣＡＲ２６の経路で、ア゛ドレスが格納される。ま
た実行しているマイクロ命令がＬＣＳ２３からのもので
あった場合には、第４図に示すように、ＭＣＡＲ２４−
ＮＣＡＲ２５−ＣＣＡＲ２６の経路でアドレスが格納さ
れる。

ＨＣ５２１やＬＣ５２３の読み出しデータは、片方を選
択した後、２７のマイクロプログラム読み出しデータレ
ジスタＣ３Ｒ口に格納され、さらに２８の実行マイクロ
命令レジスタＣＯＰに格納される。

ＣＣＡＲ２６は、Ｃ０Ｐ２Ｂのアドレスと、それがｌＩ
ｃ５　。

ＬＣＳのどちらのアドレスかの区別を指示している。

各レジスタ１ＩｃＡＲ２２、ＭＣＡＲ２４、ＮＣＡＲ２
５、ＣＣＡＲ２６、Ｃ３ＲＤ２７、Ｃ０Ｐ２８は、メモ
リｌＩＣ５２１およびＬＣ３２３のメモリ読み出しタイ
ミングに合わせて、制御位相を変更される（第３図およ
び第４図参照）。

本実施例において、ＩＣ５２１の次にＬＣ３２３をアク
セスする場合には、ＨＣＡＲの指すアドレスを変換した
アドレスによってＬＣ３２３をアクセスする。すなわち
ＩＣ３の１つのアドレスで、ｌＩＣ３の１つのデータと
ＬＣＳの１つのデータとはｌ義的に決定する。

但し、）ＩＣ３２１から取り出されたマイクロ命令が再
びＩＣ５への切り換え命令であった場合には、次にＬＣ
Ｓではなく　ＩＣ５をアクセスする。

そのため、ＨＣＡＲ２２よりＭＣＡＲ２４ヘアドレスを
格納する場合、ＬＣＳ向けのアドレスに変換するため、
２９で示す変換器を必要とする。

また、ＩＣ３２１よりアクセスしたデータのアドレスを
ＣＣＡＲ２６に送るために逆変換を必要とするが、３０
がその逆変換器である。

次に、第３図および第４図を参照しながら動作の詳細を
説明する。

第３図は、マイクロ命令がＩＣ５でアクセスされた場合
のタイミングチャートであるが、ｌＩＣ５よりマイクロ
命令を読み出すためには、まず前命令で、ＩＣ３へのブ
ランチ命令を必ず実行しなければならない、そのｆｉＨ
ｃＡｌ？２２のアドレスによりアクセスされたｌＩＣ３
のデータは、Ｃ３Ｒ［１２７に一旦うフチされ、その後
Ｃ０Ｐ２Ｂに格納される。

また１ｌｃＡＲ２２のアドレスは、アドレス変換器２９
を通り、そのＩ（ＣＳのマイクロ命令（先頭マイクロ命
令）に続くべきマイクロ命令のＬＣ５内のアドレスに変
換され、ＭＣＡＲ２４に格納される。

このＭＣＡＲ２４内のアドレスにより、ＬＣ３２３をア
クセスし、）ＩＣＡＲ２２のアドレスで１ｌｃｓ２１か
ら読み出したマイクロ命令の次に実行すべきマイクロ命
令をＬＣＳ２３から取り出す。

ざらにＭＣＡｌ？２４内のアドレスは、アドレス逆変換
器３０によりＨＣＡＲ２２が指示していたのと同一の値
に戻してから、ＣＣＡＲ２６に格納する　（ＮＣＡＩ？
には格納せず）。

第４図は、マイクロ命令がＬＣＳでアクセスされた場合
のタイミングチャートである。

まず、求めるマイクロ命令のアドレスをＭＣＡＲ２４に
入れ、それによりＬＣＳ２３をアクセスする。さらにそ
の後−Ｃ６Ｈ１３のアドレスをＮＣＡＲ２５に格納し、
続いてＣＣＡＲ２６に格納する。

本発明は、ＩＣ５とＬＣＳを切り換えた時に、マイクロ
命令に１ビツトエラーが起こった時の誤動作に対処する
ものであるため、ｌＩｃ５　、、ＬＣＳの切り換え（な
いしは、非切り換え）の方法を説明する。

まず本実施例を、（ｉ　）　ＬＣＳからデータをアクセスした後、次もＬ
ＣＳよりデータをアクセスする場合（第５図）（ｉｉ）
ＬＣＳからデータをアクセスした後、次は１１ｃｓより
データをアクセスする場合（第６図）（ｉｉｉ）ＨＣＳ
からデータをアクセスした後、次はＬＣＳよりデータを
アクセスする場合（第７図）（ｉｖ）ＩＣ３からデータ
をアクセスした後、次も［ＩＣＳよりデータをアクセス
する場合（第８図）に分けて説明する。

−ＬＬ１８１会：第５図において、■は先行命令に対応
するアドレス・データ、■、■はそれぞれ順次の後続命
令に対応するアドレス・データを示す。

ＬＣＳをアクセスするアドレスは、まず？ＩＣＡＲ２４
に格納され、続いて次のサイクルではＮＣＡＲ２５に、
さらに次のサイクルではＣＣＡＲ２６に移される。これ
により、ＣＣＡＲ２６、ＮＣＡＲ２５、ＭＣＡＲ２４に
は、連続して実行する３つのマイクロ命令の各アドレス
（■、■、■）が同時に存在することになる。

ここで、ＬＣ５２３からＣ０Ｐ２Ｂに読み出されたデー
タ■に１ビツトエラーが検出されると、エラー修正コー
ドを用いてエラー修復を行ない、またＮＣＡＲ２５にあ
るアドレス■をＭＣＡＲ２４に移し、そしてＣＣＡｌ１
２６にあるアドレス■をＮＣＡｌ？２５に移して再実行
する。

ユニし立場立：第６図において、先行のＬＣＳからのマ
イクロ命令は、必ずｌＩＣ５へのブランチ命令であり、
ＢＲがその命令に対応するアドレス、データを示す。■
はＩＣ５へのブランチが条件判断等で実行されなかった
場合の後続命令（ＬＣＳ内）のアドレスを示す。■は、
ＨＯ２のブランチ先のアドレス・データ、Ｉ＋、はその
マイクロ命令（ＩＩｃｓ内）に後続するべきマイクロ命
令（ＬＣ５内）のアドレス、Ｈｌは１（Ｃ３内で■に続
くアドレスを示す。

マイクロ命令のテストの結果ブランチが成功すると、Ｉ
ＩｃＡＲのアドレスによりアクセスされ、ＨＯ２のデー
タは、Ｃ５ＲＤ２７に格納される。

さらにＭＣＡＲ２４には、Ｉ（ＣＡＲ２２内のアドレス
■を変換器２９において、後続マイクロ命令アドレスＩ
ＩＬに変換し、そのデータを格納する。次のステートに
おいてはＮＣＡＲ２５に送らずに逆変換器３０において
、ＨＬを■に戻し、ＣＣＡｌ１２６に格納する。

すなわち、ブランチ失敗時の後続命令アドレスはＮＣＡ
Ｒ２５に格納され、ブランチ成功時の後続命令アドレス
は、ＣＣＡＲ２６に格納される。

そのため、仮に、マイクロ命令ＢＲに１ビツトエラーが
起り、再実行をした環にも、双方のブランチ先アドレス
を確保できる。

」豆と皇場丘：第７図においてＨＣ５内のデータが再び
ｌＩｃ５をアクセスするためのブランチ命令でない限り
、次の命令１１Ｃ５のアドレスを変換したｌ、ＣＳアド
レスにより、ＬＣＳでアクセスすることができるように
なっている。

■は、ｌＩｃ５のアドレス及び対応するデータを示し、
［相］は■に後続するアドレス・データを示す。

まずＩＩＣＡＲのアドレスによりＨＯ２がアクセスされ
、１１ｃｓからのリードデータがＣ３ＲＤ２７に格納さ
れる。

さらに、ｌＩｃ５アドレス■は、変換器２９によってＬ
ＣＳの後続マイクロ命令アドレスＬ、Ｉに変換され、Ｍ
ＣＡＲ２４に格納される。さらにＬ８は、逆変換器３０
により再び１（ＣＳアドレス■に変換されＣＣＡＲに格
納される一方、後続マイクロ命令アドレスＬ□はＮＣ’
ＡＲに送られる。

この場合、先行のマイクロ命令（命令■）に１ピントエ
ラーがあり、再びＨＯ２のアクセスをするブランチ命令
がそうでない命令に変化してしまったときには、後続の
ＨＣＳＣＳアドレス上る処理を、■の場合と同様に再び
実行すればよい。

（ｉ’　）且’第８図において、先行命令は、＋１ｃｓ
内のブランチ命令Ｏであり、後続命令もまたＨＣ５内に
存在する命令■である。ｌＩｃ５アドレスは、前述の通
り、ＩＩＣＡＲ２２より、変換器２９を経由して、門Ｃ
ＡＩ？２４へと転移する。ＮＣＡＲ２５へは、ＭＣＡＲ
２４内のアドレスが転移する。ＣＣＡＲ２６へは、ＭＣ
ＡＲ２４内のアドレスを、逆変換器３０を経由して再び
ＨＣＳアドレスに変換してから格納する。

従って、先行のブランチ命令が、１ビツトエラーで、ブ
ランチ発生がなかったときには、ＮＣＡＲ内のアドレス
をＭＣＡＲ内へ戻せば、ブランチが行なわれなかった際
の処理を再実行できる。

以上（１）、輸）、（ｉｉｉ　）、（ｉｖ　）より、Ｈ
Ｏ２−ＩＬＣ５のブランチ誤動作の際の後続命令の処理
を、支障なく再実行することが可能になる。

〔発明の効果〕

本発明によれば、中速のメモリのためのアドレスレジス
タ群を高速メモリアドレスの保存にも利用することが可
能なため、高速メモリアドレスの保存のために別個のア
ドレスレジスタを設ける必要がなく、マイクロ命令に１
ビツト・エラーが発生し、高速メモリアドレスと中速メ
モリアドレスとの切り換えを誤った際にも正しく再実行
することが可能なためハードウェアのコストを低減させ
ることができる。

【図面の簡単な説明】

第１図は本発明の原理的構成図、第２図は本発明の１実
施例の構成図、第３図ないし第８図は実施例の動作を説
明するための図であり、第３図はマイクロ命令がＨＯ３
より読み出された場合のタイミングチャート、第４図は
マイクロ命令がＬＣＳより読み出された場合のタイミン
グチャート、第５図はＬＣ８→しＣ８の場合のタイミン
グチャート、第６図はＬＣＳ−ＨＯ２の場合のタイミン
グチャート、第７図はＨＯ３−ＬＣＳの場合のタイミン
グチャート、第８図はＨＯ２−ＨＯ３の場合のタイミン
グチャートである。また第９図ｉａｌは従来のマイクロ
プログラム制御装置の構成図、第９図（ｂ）はその動作
を示すタイミングチャートである。第１図中、１：高速メモリＨＣ５２：高速メモリアドレスレジスフＩＩｃＡＲ３：中速メ
モリＬＣ５

Claims

【特許請求の範囲】エラー修正コードを付加したコード形式のマイクロプロ
グラムを、高速メモリ（１）及び中速メモリ（３）の双
方により構成される制御記憶装置に格納し、そのマイク
ロプログラムを解析しながら機械語命令を実行するマイ
クロプログラム制御装置を有する計算機において、上記マイクロプログラム制御装置は、高速メモリ（１）をアクセスするためのアドレスを保持
する高速メモリアドレスレジスタ（２）と、高速メモリ
（１）のアドレスから得られる中速メモリ（３）をアク
セスするアドレスを保持する中速メモリアドレスレジス
タ（４）と、中速メモリアドレスレジスタ（４）のアドレスの次のア
ドレスを保持する中速メモリ次アドレスレジスタ（５）
と、中速メモリ（３）あるいは高速メモリ（１）から読み出
されたコードのアドレスを保持する中速メモリ現実行ア
ドレスレジスタ（６）とをそなえ、高速メモリ（１）あ
るいは中速メモリ（３）から読み出されたコードに１ビ
ットのエラーが検出された際、エラー修正符号を用いて
コードのエラーを修復するとともに、上記各アドレスレ
ジスタの内容を用いてアドレス状態を元に戻し、再実行
することを特徴とする制御記憶エラー処理方式。