JPS63185314U - - Google Patents

Description

【図面の簡単な説明】

第１図は本考案の出力バツフア回路の一実施例
の構成を示す回路図、第２図ａ〜ｄは本実施例の
電位差制限回路５の具体例を示す回路図、第３図
は本実施例の入出力波形を示す図、第４図は出力
バツフア回路の従来例の構成を示す図、第５図は
その出力により駆動される負荷を等価的に示した
回路図、第６図はその入出力波形を示す図である
。 １……差動増幅回路、２……出力トランジスタ
、３……入力端子、４……出力端子、５……電位
差制限回路、６，７，８……ダイオード、９，１
１……ＮチヤンネルＭＯＳトランジスタ、１０…
…ＰチヤンネルＭＯＳトランジスタ、Ｖ_１，Ｖ_２
……電圧、φ_１……差動増幅回路１の入力信号、
φ_２……出力トランジスタ２のゲートの入力信号
、φ_３……出力トランジスタ２のソースホロワ出
力信号。

Claims (1)

1. 【実用新案登録請求の範囲】 差動増幅回路の出力端子が出力トランジスタの
   ゲートに、また、該出力トランジスタのソースが
   差動増幅回路の帰還入力端子にそれぞれ接続され
   た出力バツフア回路において、 出力トランジスタのゲートとソースの間に、そ
   の間の電位差を制限する電位差制限回路を有する
   ことを特徴とする出力バツフア回路。