JPS6318278B2 - - Google Patents
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- JPS6318278B2 JPS6318278B2 JP2894378A JP2894378A JPS6318278B2 JP S6318278 B2 JPS6318278 B2 JP S6318278B2 JP 2894378 A JP2894378 A JP 2894378A JP 2894378 A JP2894378 A JP 2894378A JP S6318278 B2 JPS6318278 B2 JP S6318278B2
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- 239000000758 substrate Substances 0.000 claims description 18
- 230000005669 field effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
この発明は、絶縁ゲート型電界効果トランジス
タ（以下、MISトランジスタという）を用いた不
揮発性記憶回路、特にその読み出しに関するもの
である。
タ（以下、MISトランジスタという）を用いた不
揮発性記憶回路、特にその読み出しに関するもの
である。
不揮発性記憶回路の基本原理は、第２図に示さ
れるように、閾値電圧を変化できるMISトランジ
スタからなるメモリトランジスタ１１のドレイン
に負荷抵抗１０が接続された回路を用いて構成さ
れていた。このような不揮発性記憶回路は、メモ
リ−トランジスタ１１の閾値電圧を高閾値電圧に
するか低閾値電圧にするかで情報が記憶される。
読み出し時には、端子１２にメモリトランジスタ
１１の低閾値電圧と高閾値電圧の間の電圧を印加
して端子１３から記憶された情報を読み出す。メ
モリトランジスタ１１の閾値が、高閾値電圧であ
れば、メモリトランジスタ１１には電流が流れ
ず、読み出し端子１３の電位は、電源端子１５の
電位に等しくなり、逆にメモリトランジスタ１１
の閾値が低閾値電圧であれば、メモリトランジス
タ１１に電流が流れ、端子１３の電位は、負荷抵
抗１０の抵抗値と、メモリトランジスタ１１の動
作抵抗値の比によつて決まる低い電位になる。
れるように、閾値電圧を変化できるMISトランジ
スタからなるメモリトランジスタ１１のドレイン
に負荷抵抗１０が接続された回路を用いて構成さ
れていた。このような不揮発性記憶回路は、メモ
リ−トランジスタ１１の閾値電圧を高閾値電圧に
するか低閾値電圧にするかで情報が記憶される。
読み出し時には、端子１２にメモリトランジスタ
１１の低閾値電圧と高閾値電圧の間の電圧を印加
して端子１３から記憶された情報を読み出す。メ
モリトランジスタ１１の閾値が、高閾値電圧であ
れば、メモリトランジスタ１１には電流が流れ
ず、読み出し端子１３の電位は、電源端子１５の
電位に等しくなり、逆にメモリトランジスタ１１
の閾値が低閾値電圧であれば、メモリトランジス
タ１１に電流が流れ、端子１３の電位は、負荷抵
抗１０の抵抗値と、メモリトランジスタ１１の動
作抵抗値の比によつて決まる低い電位になる。
したがつて、従来の不揮発性記憶読み出し回路
は、メモリトランジスタ１１の閾値が低閾値電圧
である場合、読み出し時に、常時電流が流れ、消
費電力が大くなるのみならず、端子１３の電位
が、メモリトランジスタ１１の動作抵抗および負
荷抵抗１０の変動の影響を受けて変化し、誤動作
する。これを避けるために、負荷抵抗１０の抵抗
値を大きくし、メモリトランジスタ１１の動作抵
抗値を小さくしなければならず、いずれも集積度
が低下するという欠点を持つていた。
は、メモリトランジスタ１１の閾値が低閾値電圧
である場合、読み出し時に、常時電流が流れ、消
費電力が大くなるのみならず、端子１３の電位
が、メモリトランジスタ１１の動作抵抗および負
荷抵抗１０の変動の影響を受けて変化し、誤動作
する。これを避けるために、負荷抵抗１０の抵抗
値を大きくし、メモリトランジスタ１１の動作抵
抗値を小さくしなければならず、いずれも集積度
が低下するという欠点を持つていた。
このような観点から、第１図に示される構成が
実用上、従来から用いられている。第１図におい
て閾値電圧の変化できるMISトランジスタからな
るメモリトランジスタとしての絶縁ゲート電界効
果トランジスタ１のドレインに負荷用MISトラン
ジスタ２が接続されている。これらメモリトラン
ジスタ１と負荷用トランジスタ２とには各々別の
ゲート電圧が加えられるゲートを有し、これらは
ゲート入力端子３，４に接続されている。これら
トランジスタ１と２の接続点は端子５に接続さ
れ、この端子５からも出力は得られるが、さらに
MISトランジスタからなるインバータ６を介して
出力端子７から出力をとることが望ましい。
実用上、従来から用いられている。第１図におい
て閾値電圧の変化できるMISトランジスタからな
るメモリトランジスタとしての絶縁ゲート電界効
果トランジスタ１のドレインに負荷用MISトラン
ジスタ２が接続されている。これらメモリトラン
ジスタ１と負荷用トランジスタ２とには各々別の
ゲート電圧が加えられるゲートを有し、これらは
ゲート入力端子３，４に接続されている。これら
トランジスタ１と２の接続点は端子５に接続さ
れ、この端子５からも出力は得られるが、さらに
MISトランジスタからなるインバータ６を介して
出力端子７から出力をとることが望ましい。
読み出し動作は、まずトランジスタ１，２が、
それぞれ、遮断、導通するようにゲート入力端子
３，４に電圧を印加し、次いで、トランジスタ２
を遮断するようにゲート入力端子４に電圧を印加
してから、ゲート入力端子３に、トランジスタ１
の低閾値電圧と高閾値電圧との間の電圧を印加
し、インバータ６の出力端子７から情報を読み出
すようにしたものである。
それぞれ、遮断、導通するようにゲート入力端子
３，４に電圧を印加し、次いで、トランジスタ２
を遮断するようにゲート入力端子４に電圧を印加
してから、ゲート入力端子３に、トランジスタ１
の低閾値電圧と高閾値電圧との間の電圧を印加
し、インバータ６の出力端子７から情報を読み出
すようにしたものである。
この回路を例えば、Ｐチヤンネル形MISトラン
ジスタで構成し、端子８，９をそれぞれ低電位側
電源端子、高電位側電源端子とすると、端子５の
電位は、メモリトランジスタ１の閾値電圧が低閾
値電圧、高閾値電圧であることに対して、それぞ
れ端子９の電位よりトランジスタ２の基板効果も
考慮した閾値電圧だけ降下した電位、および端子
８の電位になり、読み出し時の端子５の電位に対
するトランジスタの動作抵抗の影響を排除できる
という利点をもつ。
ジスタで構成し、端子８，９をそれぞれ低電位側
電源端子、高電位側電源端子とすると、端子５の
電位は、メモリトランジスタ１の閾値電圧が低閾
値電圧、高閾値電圧であることに対して、それぞ
れ端子９の電位よりトランジスタ２の基板効果も
考慮した閾値電圧だけ降下した電位、および端子
８の電位になり、読み出し時の端子５の電位に対
するトランジスタの動作抵抗の影響を排除できる
という利点をもつ。
しかしながら、このような不揮発性記憶回路
は、書込み時に大きな値の書込電圧をゲート−ド
レイン又はソース間に印加する必要があり、周辺
回路の高耐圧化、大形化を招き、又書き込み操作
も容易ではなかつた。本発明の目的は書込みを容
易に行なうことのできる改良された不揮発性記憶
回路を提供することにある。本発明による不揮発
性記憶回路はメモリトランジスタの基板領域と読
み出し用トランジスタの基板領域とを別個に電位
を制御しうるようにしたことを骨子とする。第３
図に本発明の一実施例を４ビツト（２語×２ビツ
ト）を例に示す。同図において、１６，１７，１
８，１９は閾値電圧の変えれるＰチヤンネルエン
ハンスメント形メモリトランジスタ、２０，２
１，２２，２３，２４，２５，２６，２７，２
８，２９はＰチヤンネルエンハンスメント形トラ
ンジスタであり、３７，３８はそれぞれ低電位側
電源端子、高電位側電源端子、３９はメモリトラ
ンジスタの基板に接続されている。すなわち、メ
モリトランジスタの基板は周辺トランジスタの基
板とは別個に端子３９として引き出されている。
このため端子３９によつてメモリトランジスタの
基板効果、すなわちバツクゲートバイアスを制御
する、例えば書き込み時にはバツクゲートバイア
スを浅くする電位を端子３９に印加することによ
つてメモリトランジスタにチヤンネル電流を生じ
やすくする。他方読み出しの時に端子３９にバツ
クゲートバイアスをやや深くする電位を印加し、
“０”と“１”の記憶情報に対応したメモリトラ
ンジスタのオン、オフ状態の区別を確実にするこ
とができる。他方周辺トランジスタには端子３８
によつて終始所望の基板電位を与えてスイツチン
グを安定に制御せしめることができる。このよう
に、メモリトランジスタの基板を周辺トランジス
タの基板とは別個に引き出すことによつてメモリ
トランジスタに対する書込み、読み出しのマージ
ンを増大できる。２８，２９は書込動作時に回路
を遮断するためのものであり、読み出し時には導
通するように３２に電圧を印加する。２３，２７
は記憶読み出し時に、端子３１に加えられる電圧
により、導通するようになつており、動作抵抗
は、トランジスタ２１，２５の動作抵抗より十分
大きく設計する必要がある。
は、書込み時に大きな値の書込電圧をゲート−ド
レイン又はソース間に印加する必要があり、周辺
回路の高耐圧化、大形化を招き、又書き込み操作
も容易ではなかつた。本発明の目的は書込みを容
易に行なうことのできる改良された不揮発性記憶
回路を提供することにある。本発明による不揮発
性記憶回路はメモリトランジスタの基板領域と読
み出し用トランジスタの基板領域とを別個に電位
を制御しうるようにしたことを骨子とする。第３
図に本発明の一実施例を４ビツト（２語×２ビツ
ト）を例に示す。同図において、１６，１７，１
８，１９は閾値電圧の変えれるＰチヤンネルエン
ハンスメント形メモリトランジスタ、２０，２
１，２２，２３，２４，２５，２６，２７，２
８，２９はＰチヤンネルエンハンスメント形トラ
ンジスタであり、３７，３８はそれぞれ低電位側
電源端子、高電位側電源端子、３９はメモリトラ
ンジスタの基板に接続されている。すなわち、メ
モリトランジスタの基板は周辺トランジスタの基
板とは別個に端子３９として引き出されている。
このため端子３９によつてメモリトランジスタの
基板効果、すなわちバツクゲートバイアスを制御
する、例えば書き込み時にはバツクゲートバイア
スを浅くする電位を端子３９に印加することによ
つてメモリトランジスタにチヤンネル電流を生じ
やすくする。他方読み出しの時に端子３９にバツ
クゲートバイアスをやや深くする電位を印加し、
“０”と“１”の記憶情報に対応したメモリトラ
ンジスタのオン、オフ状態の区別を確実にするこ
とができる。他方周辺トランジスタには端子３８
によつて終始所望の基板電位を与えてスイツチン
グを安定に制御せしめることができる。このよう
に、メモリトランジスタの基板を周辺トランジス
タの基板とは別個に引き出すことによつてメモリ
トランジスタに対する書込み、読み出しのマージ
ンを増大できる。２８，２９は書込動作時に回路
を遮断するためのものであり、読み出し時には導
通するように３２に電圧を印加する。２３，２７
は記憶読み出し時に、端子３１に加えられる電圧
により、導通するようになつており、動作抵抗
は、トランジスタ２１，２５の動作抵抗より十分
大きく設計する必要がある。
また全てのトランジスタの導電型を逆にして
も、また電源の極性を逆にした回路（ただし、回
路をＮチヤネル形、Ｐチヤネル形トランジスタで
構成した場合、それぞれ、基板は、低電位側、高
電位側電源素子に接続するものとする。）でもよ
い。また周辺回路が駆動側をエンハンスメント
形、負荷側をデプレーシヨン形トランジスタで構
成されている場合にはトランジスタ２３，２７を
デプレーシヨン形にしてもよい。
も、また電源の極性を逆にした回路（ただし、回
路をＮチヤネル形、Ｐチヤネル形トランジスタで
構成した場合、それぞれ、基板は、低電位側、高
電位側電源素子に接続するものとする。）でもよ
い。また周辺回路が駆動側をエンハンスメント
形、負荷側をデプレーシヨン形トランジスタで構
成されている場合にはトランジスタ２３，２７を
デプレーシヨン形にしてもよい。
第３図に示す回路の読み出し動作を説明する
と、端子３０，３２の電位を端子３８の電位に等
しくした後、端子３０の電位を端子３７の電位に
等しくし、次いで、語選択端子３３又は３４にメ
モリトランジスタの低閾値電圧と高閾値電圧の間
の電圧を印加し、ビツト選択端子３５，３６の電
位を検出するものである。
と、端子３０，３２の電位を端子３８の電位に等
しくした後、端子３０の電位を端子３７の電位に
等しくし、次いで、語選択端子３３又は３４にメ
モリトランジスタの低閾値電圧と高閾値電圧の間
の電圧を印加し、ビツト選択端子３５，３６の電
位を検出するものである。
次に本実施例の書込みについて、メモリトラン
ジスタ１６が選択された場合を例として説明す
る。なお、このようなメモリの書込原理、方法は
例えば雑誌「日経エレクトロニクス」1971.12.20
号、第50〜61頁にて周知である。書込み（絶縁膜
にホールを注入する）は、端子３４に負電位（例
えば−28V）を印加し（端子３３は接地）、トラ
ンジスタ１６，１７のドレインとトランジスタ２
０のドレインとに接続された列線４１を接地とす
る。この時トランジスタ１８，１９のドレインと
トランジスタ２４のドレインとに接続した列線４
２は負電位となつている。この時端子３９は接地
とされ、メモリトランジスタの基板領域は接地電
位とされる。かくしてトランジスタ１６のゲート
−チヤンネル間には−28Vの電界が印加され、ゲ
ート絶縁膜にホールが注入され、このトランジス
タの閾値を大きくして書込みが行なわれる。
ジスタ１６が選択された場合を例として説明す
る。なお、このようなメモリの書込原理、方法は
例えば雑誌「日経エレクトロニクス」1971.12.20
号、第50〜61頁にて周知である。書込み（絶縁膜
にホールを注入する）は、端子３４に負電位（例
えば−28V）を印加し（端子３３は接地）、トラ
ンジスタ１６，１７のドレインとトランジスタ２
０のドレインとに接続された列線４１を接地とす
る。この時トランジスタ１８，１９のドレインと
トランジスタ２４のドレインとに接続した列線４
２は負電位となつている。この時端子３９は接地
とされ、メモリトランジスタの基板領域は接地電
位とされる。かくしてトランジスタ１６のゲート
−チヤンネル間には−28Vの電界が印加され、ゲ
ート絶縁膜にホールが注入され、このトランジス
タの閾値を大きくして書込みが行なわれる。
上述の列４１，４２における選択的な負電圧、
接地の供給はトランスフアーゲートトランジスタ
（図示せず）によつて周知の方法によつて行なう
ことができる。
接地の供給はトランスフアーゲートトランジスタ
（図示せず）によつて周知の方法によつて行なう
ことができる。
次に消去についてメモリトランジスタ１６を対
象として説明する。
象として説明する。
端子３９を負電位（−28V）としてメモリトラ
ンジスタの基板領域を負電位とする。端子３４に
は接地を、非選択のトランジスタ１７，１９に接
続された端子３３を負電位とする。選択された列
線４１を負電位とし、非選択の列線４２を接地と
する。かくしてメモリトランジスタ１６のゲート
−チヤンネル間に＋28Vの電界を印加し、消去を
行なつて閾値を小さくできる。
ンジスタの基板領域を負電位とする。端子３４に
は接地を、非選択のトランジスタ１７，１９に接
続された端子３３を負電位とする。選択された列
線４１を負電位とし、非選択の列線４２を接地と
する。かくしてメモリトランジスタ１６のゲート
−チヤンネル間に＋28Vの電界を印加し、消去を
行なつて閾値を小さくできる。
このように、端子３９によつてメモリトランジ
スタの基板領域を読み出し用トランジスタの基板
とは独立して制御できるため、書込み、消去の双
方を単一極性の電圧（本例ではＰチヤンネルトラ
ンジスタに対して負電位の電源）のみを用いて容
易に行なうことができる。
スタの基板領域を読み出し用トランジスタの基板
とは独立して制御できるため、書込み、消去の双
方を単一極性の電圧（本例ではＰチヤンネルトラ
ンジスタに対して負電位の電源）のみを用いて容
易に行なうことができる。
第４図は第２の従来例を示すものであり、第１
図の例の変更例に相当する。
図の例の変更例に相当する。
メモリトランジスタ２′としては閾値電圧の可
変なMISトランジスタを用い、そのドレインには
導電型がトランジスタ２′とは逆であるMISトラ
ンジスタ１′が接続されている。メモリトランジ
スタ２′のドレイン電圧は、相補形絶縁ゲート電
界効果トランジスタで構成されるインバータ４′
を介して出力端子７′から取り出される。後続回
路の入力インピーダンスが高ければメモリトラン
ジスタ２′のドレインに接続された出力端子７′か
ら出力を取り出すこともできる。
変なMISトランジスタを用い、そのドレインには
導電型がトランジスタ２′とは逆であるMISトラ
ンジスタ１′が接続されている。メモリトランジ
スタ２′のドレイン電圧は、相補形絶縁ゲート電
界効果トランジスタで構成されるインバータ４′
を介して出力端子７′から取り出される。後続回
路の入力インピーダンスが高ければメモリトラン
ジスタ２′のドレインに接続された出力端子７′か
ら出力を取り出すこともできる。
読み出し動作は、まずトランジスタ１′，２′が
それぞれ導通、遮断するように端子５′，６′に電
圧を印加し、次いでトランジスタ１′を遮断する
ように端子５′に電圧を印加してから、端子６′
に、トランジスタ１′の低閾値電圧と高閾値電圧
の間の電圧を印加し、インバータ４の出力端子７
の電圧を読み出すようにしたものである。このよ
うにすると、端子３′の電位はトランジスタ２′の
閾値電圧が、高閾値電圧、低閾値電圧であること
に対応して、それぞれ端子９′、端子８′の電位に
十分等しくなり、その電位はトランジスタ１′，
２′の動作抵抗による影響を排除できる。また、
動作時に流れる電流は、負荷用トランジスタ１′
でプリチヤージされるメモリトランジスタ２′の
ドレイン容量に対する充放電電流のみであるか
ら、小さな消費電力で動作するという利点をも
つ。
それぞれ導通、遮断するように端子５′，６′に電
圧を印加し、次いでトランジスタ１′を遮断する
ように端子５′に電圧を印加してから、端子６′
に、トランジスタ１′の低閾値電圧と高閾値電圧
の間の電圧を印加し、インバータ４の出力端子７
の電圧を読み出すようにしたものである。このよ
うにすると、端子３′の電位はトランジスタ２′の
閾値電圧が、高閾値電圧、低閾値電圧であること
に対応して、それぞれ端子９′、端子８′の電位に
十分等しくなり、その電位はトランジスタ１′，
２′の動作抵抗による影響を排除できる。また、
動作時に流れる電流は、負荷用トランジスタ１′
でプリチヤージされるメモリトランジスタ２′の
ドレイン容量に対する充放電電流のみであるか
ら、小さな消費電力で動作するという利点をも
つ。
この第２の従来例に本発明を適用した４ビツト
（２語×２ビツト）回路を第５図に示す。１６′，
１７′，１８′，１９′はＮチヤネル形メモリトラ
ンジスタ、２０′，２２′，２３′，２４′，２６′，
２７′はＰチヤネル形トランジスタ、２１′，２
５′，２８′，２９′はＮチヤネル形トランジスタ
であり、３７′，３８′はそれぞれ高電位側電源端
子、低電位側電源端子、３９′はメモリトランジ
スタの基板に接続されている。２８′，２９′は書
込動作時に回路を遮断するためのものであり、読
み出し時には導通状態にあり、２３′，２７′は読
み出し時以外にそれぞれトランジスタ２１′と２
２′、トランジスタ２５′と２６′とに流れる電流
を遮断するためのもので、読み出し時には、導通
状態にある。トランジスタ２３′，２７′のかわり
にＰチヤンネル形トランジスタをそれぞれにトラ
ンジスタ２１′のソース端と端子３８′との間およ
びトランジスタ２５′のソース端と端子３８′との
間に直列に挿入してもよい。また全てのトランジ
スタの導電型及び電源の極性を逆にした回路構成
でもよい。
（２語×２ビツト）回路を第５図に示す。１６′，
１７′，１８′，１９′はＮチヤネル形メモリトラ
ンジスタ、２０′，２２′，２３′，２４′，２６′，
２７′はＰチヤネル形トランジスタ、２１′，２
５′，２８′，２９′はＮチヤネル形トランジスタ
であり、３７′，３８′はそれぞれ高電位側電源端
子、低電位側電源端子、３９′はメモリトランジ
スタの基板に接続されている。２８′，２９′は書
込動作時に回路を遮断するためのものであり、読
み出し時には導通状態にあり、２３′，２７′は読
み出し時以外にそれぞれトランジスタ２１′と２
２′、トランジスタ２５′と２６′とに流れる電流
を遮断するためのもので、読み出し時には、導通
状態にある。トランジスタ２３′，２７′のかわり
にＰチヤンネル形トランジスタをそれぞれにトラ
ンジスタ２１′のソース端と端子３８′との間およ
びトランジスタ２５′のソース端と端子３８′との
間に直列に挿入してもよい。また全てのトランジ
スタの導電型及び電源の極性を逆にした回路構成
でもよい。
第５図に示す回路の読み出し動作を説明する
と、端子３７′，３８′に電源端子を接続し、端子
３２′の電位を端子３７′の電位に等しく、端子３
１′，３９′の電位を端子３８′の電位に等しくし
た後端子３０′の電位を端子３８′の電位に等しく
し、次いで、端子３０′の電位を端子３７′の電位
に等しくし、語選択端子３３′又は３４′にメモリ
トランジスタ１６′，１７′，１８′，１９′の低閾
値電圧と高閾値電圧との間の電圧を印加し、ビツ
ト選択端子３５′，３６′の電位を検出するもので
ある。
と、端子３７′，３８′に電源端子を接続し、端子
３２′の電位を端子３７′の電位に等しく、端子３
１′，３９′の電位を端子３８′の電位に等しくし
た後端子３０′の電位を端子３８′の電位に等しく
し、次いで、端子３０′の電位を端子３７′の電位
に等しくし、語選択端子３３′又は３４′にメモリ
トランジスタ１６′，１７′，１８′，１９′の低閾
値電圧と高閾値電圧との間の電圧を印加し、ビツ
ト選択端子３５′，３６′の電位を検出するもので
ある。
本実施例の書込みは第３図の実施例と同様に行
なうことができる。以上説明したように本発明は
書込み（消去も含めて）を単一の電源によつて容
易に行なうことができ、実用上の意義の大きいも
のである。
なうことができる。以上説明したように本発明は
書込み（消去も含めて）を単一の電源によつて容
易に行なうことができ、実用上の意義の大きいも
のである。
第１図は従来例による不揮発性記憶回路を示す
結線図、第２図は不揮発性記憶回路の基本原理を
示す結線図、第３図は本発明の第１の実施例を用
いた４ビツト（２語×２ビツト）回路の結線図で
ある。第４図は第２の従来例による不揮発性記憶
回路を示す結線図、第５図は本発明の第２の実施
例を用いた４ビツト（２語×２ビツト）回路の結
線図である。 １，２′，１１，１６，１６′，１７，１７′，
１８，１８′，１９，１９′…Ｎチヤネル形メモリ
トランジスタ、２，２０，２１，２１′，２４，
２５，２５′，２８，２８′，２９，２９′…Ｎチ
ヤネル形トランジスタ、１′，２０′，２２′，２
３′，２４′，２６′，２７′…Ｐチヤネル形トラン
ジスタ、１０…負荷抵抗、８，８′，１４，１
４′，３８，３８′…低電位側電源端子、９，９′，
１５，１５′，３７，３７′…高電位側電源端子。
結線図、第２図は不揮発性記憶回路の基本原理を
示す結線図、第３図は本発明の第１の実施例を用
いた４ビツト（２語×２ビツト）回路の結線図で
ある。第４図は第２の従来例による不揮発性記憶
回路を示す結線図、第５図は本発明の第２の実施
例を用いた４ビツト（２語×２ビツト）回路の結
線図である。 １，２′，１１，１６，１６′，１７，１７′，
１８，１８′，１９，１９′…Ｎチヤネル形メモリ
トランジスタ、２，２０，２１，２１′，２４，
２５，２５′，２８，２８′，２９，２９′…Ｎチ
ヤネル形トランジスタ、１′，２０′，２２′，２
３′，２４′，２６′，２７′…Ｐチヤネル形トラン
ジスタ、１０…負荷抵抗、８，８′，１４，１
４′，３８，３８′…低電位側電源端子、９，９′，
１５，１５′，３７，３７′…高電位側電源端子。
Claims (1)
- １ それぞれ閾値電圧の可変な絶縁ゲート型電界
効果トランジスタからなる複数のメモリトランジ
スタと、このメモリトランジスタのソース・ドレ
イン電流路の一端と第１の電源端子との間に直列
接続された負荷用トランジスタと、前記メモリト
ランジスタのソース・ドレイン電流路の他端と第
２の電源端子との間に接続された読み出し用トラ
ンジスタと、前記メモリトランジスタのゲートに
読出し電圧を供給する手段と、前記読出し電圧が
供給される前に前記負荷用トランジスタを導通さ
せ前記読出し電圧が供給されるときに前記負荷用
トランジスタを遮断せしめる手段と、前記読み出
し用トランジスタを読み出し時に導通させる手段
と、前記メモリトランジスタと前記負荷用トラン
ジスタとの接続点の電位を検出するインバータと
を有し、前記メモリトランジスタの基板領域およ
び該読み出し用トランジスタのソースは第２の電
源端子に、該読み出し用トランジスタ、負荷用ト
ランジスタ、該インバータを構成するトランジス
タの各基板領域を該第２の電極端子とは独立した
第３電極端子に接続したことを特徴とする不揮発
性記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2894378A JPS54121028A (en) | 1978-03-13 | 1978-03-13 | Nonvolatile memory circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2894378A JPS54121028A (en) | 1978-03-13 | 1978-03-13 | Nonvolatile memory circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54121028A JPS54121028A (en) | 1979-09-19 |
| JPS6318278B2 true JPS6318278B2 (ja) | 1988-04-18 |
Family
ID=12262479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2894378A Granted JPS54121028A (en) | 1978-03-13 | 1978-03-13 | Nonvolatile memory circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54121028A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013069382A (ja) * | 2011-09-23 | 2013-04-18 | Taiyo Yuden Co Ltd | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5023540A (ja) * | 1973-06-07 | 1975-03-13 | ||
| JPS5154788A (ja) * | 1974-11-08 | 1976-05-14 | Nippon Electric Co |
-
1978
- 1978-03-13 JP JP2894378A patent/JPS54121028A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5023540A (ja) * | 1973-06-07 | 1975-03-13 | ||
| JPS5154788A (ja) * | 1974-11-08 | 1976-05-14 | Nippon Electric Co |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54121028A (en) | 1979-09-19 |
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